SU1483648A1 - Устройство дл кодировани информационного сигнала и передачи его в первичную цифровую систему св зи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи. Его использование дл  передачи сигналов звукового вещани  в тракте стандартной первичной цифровой системы передачи позвол ет повысить помехоустойчивость сигнала. Устройство содержит блок 1 выделени  синхросигнала, коммутатор 2 информационного сигнала, делитель 3 частоты, регистр 5 сдвига и элементы И 8-10. Благодар  введению делител  4 частоты, регистров 6, 7 сдвига, элемента НЕ 11, блока 12 оперативной пам ти, коммутатора 13 адресных сигналов, формировател  14 адреса считывани  и формировател  15 адреса записи в устройстве обеспечиваетс  перемежение октетов с максимально разнесенными символами информационного сигнала. 2 з.п. ф-лы, 4 ил.

Description

314836

Изобретение относитс  к вычислительной технике и технике св зи и может быть использовано дл  передачи, например, сигналов звукового .вещани  (3В) в тракте стандартной первичной цифровой системы св зи (ПЦСС).

Цель изобретени  - повышение помехоустойчивости информационного сигнала .JQ

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 и 3 - примеры выполнени  формирователей адреса записи и адреса считывани ; на фиг.4 - сигнал 1ЩСС, объединенный с информа- 15 ционным сигналом.

Устройство (фиг.1) содержит блок 1 выделени  синхросигнала, коммутатор 2 информационного сигнала, первый и второй делители 3 и 4 частоты, первый - 20 третий регистры 5-7 сдвига, первый

третий элементы И 8-10, элемент НЕ 11 блок 12 оперативной пам ти, коммутатор 13 адресных сигналов, формирователи 14 адреса считывани  и 15 адреса записи, вход 16 информационного сигнала , вход 17 сигнала ПЦСС, тактовый вход 18.

В основе работы устройства лежит поканалькое объединение источников информации, при котором общий какал св зи предоставл етс  не отдельным цифровым символам, а октетам символов каждого источника. В конкретной реализации отсчеты информационного сигнала, например сигнала 3В,  вл ютс  дес тиразр дными, причем на один цикл работы ПЦСС (на 32 октета) приходитс  четыре отсчета сигнала 3В, нулевой и шестнадцатый октеты  вл ют- с  служебными. Это определ ет следующее выполнение блоков устройства,

Делители 3 и 4 имеют коэффициент делени  8. Регистр 5 сдвига имеет 16 разр дов, регистры 6 и 7 - по шесть. Каждый из регистров 5-7 выполн ет функцию выделени  каждого шестнадцатого (шестого) импульса, поступающего на его вход. Блок 1 выделени  синхроимпульсов служит дл  прив зки работы делителей 3,4 и регистров 5,6 к кулевому и шестнадцатому октетам.

Формирователь 15 адреса записи (фиг.2) содержит двоично-дес тичный счетчик 19 и двоичный счетчик 20. Выходы разр дов двоично-дес тичного счетчика 19 с нулевого по третий и вы ходы разр дов двоичного счетчика 20 с нулевого по второй образуют выхопы

Q

5

0

30

5

25 0

5

5

21 формировател  15 с первого по седьмой.

Формирователь 14 адреса считывани  (фиг. 3) содержит триггер 22, двоичный счетчик 23, суммирующий счетчик 24, вычитающий счетчик 25, коммутаторы 26, выходы 27 (выходы первого - четвертого коммутаторов 26 и выходы второго, нулевого и первого разр дов двоичного счетчика 23).

Устройство работает следующим образом .

Входной цифровой сигнал НЦСС поступает на вход 17, информационный сигнал (сигнал 3В) - на вход 16. В коммутаторе 2 осуществл етс  временное объединение цифрового сигнала первичной ЦСС с цифровым сигналом от внешнего источника, например с сигналом 3В. При этом сигнал 3В вводитс  в сигнал первичной ЦСС октетами без нарушени  структуры цикла ПЦСС и с необходимым перемежением символов, осуществл емым в других блоках устройства. Блок 1 выделени  синхросигнала осуществл ет при обнаружении синхросигнала установку в нулевое состо ние делителей 3,4 и регистров 5 и 6. Тем самым обеспечиваетс  циклова  синхронизаци  устройства.

Тактовые импульсы поступают на вход 18. Сигналом с инверсного выхода регистра 5 поступление тактовых импульсов прерываетс , чем обеспечиваетс  блокировка ввода информации в специальные канальные интервалы цикла ПЦСС (в нулевой и в 16-й канальные интервалы, см. фиг. 3). Регистр 6 обеспечивает равномерное размещение вводимой информации в сигнале ПЦСС, т.е. максимальное разнесение по времени октетов вводимого сигнала между собой. Сигнал с выхода регистра 6 управл ет работой коммутатора 2. При наличии этого управл ющего сигнала коммутатор 2 осуществл ет замену цифровых символов сигнала ПЦСС на символы внешнего сигнала, поступающие от блока 12 пам ти. На вход олока 12 пам ти поступает сигнал от внешнего источника, причем за счет управл ющего сигнала от ра 6, подаваемого через элемент НЕ 11, осуществл етс  блокировка входа блока 12 пам ти в интервалы времени, когда выходной сигнал блока 12 пам ти вводитс  в тракт ПЦСС. Считывание сигнала из блока 12 пам ти осуществ

л етс  тактовыми импульсами с выхода элемента И 8 в интервалы времени, определ емые регистром 6. Запись в блок 12 пам ти осуществл етс  сигналом с выхода регистра 7. Формирователи 14 и 15 адреса считывани  и записи поочередно подключаютс  через коммутатор 13 адресных сигналов к адресным входам блока 12 пам ти. Наличие этих формирователей, синхронно и поочередно подключаемых к блоку 12 пам ти , обеспечивает необходимое пере- межение символов вводимого сигнала, так как пор док записи символов в блок 12 отличаетс  от пор дка их считывани . В рассматриваемом устройстве за счет управлени  работой формирователей 14 и 15, коммутатора 13 адресных сигналов и блока 12 пам ти от регистров 6,7 и делител  4 реализуетс  октетный ввод внешнего сигнала с максимальным разнесением во времени цифровых символов соседних отсчетов вводимого сигнала.

Формирователь 15 адреса записи (см. фиг. 2) формирует на адресных выходах упор доченную двоичную последовательность адресов (0,1,2,...,19). При этом нулевой символ входного сигнала записываетс  в нулевую  чейку пам ти блока 12, первый символ - в первую, второй - во вторую и т.д.

Формирователь 14 адреса считывани  (см, фиг. 3) формирует специальную последовательность адресов (0,9, 20,29,40,49,60,69,10,19,30,39 и т.д.) обеспечива  считывание символов в пор дке , отличном от пор дка записи. При этом обеспечиваетс  максимальное разнесение символов соседних отсчетов вводимого сигнала без нарушени  октет ной структуры цикла сшнала ИЦСС.

На фиг. 4 показан ввод дес тиразр дных отсчетов сигнала звукового вещани . В двух циклах НЦСС размещаетс  8 отсчетов сигнала 3В (всего 80 символов). Сигнал 3В размещаетс  октетами по п ть октетов в каждом из двух циклов (всего 10 октетов), Вкаждом октете размещены четыре пары символов разных отсчетов, причем либо только четных, либо нечетных.

Пачка ошибок, возникша  в первичном цифровом тракте, не может исказить два соседных отсчета сигнала 3В, если длительность пачки меньше или равна 48 символам. Таким образом, достигаетс  увеличение помехоустой

а

14836486

чивости по отношению пачек ошибок.

0

0

5

Q

0

Claims (3)

1. Формула изобретени 

   1, Устройство дл  кодировани  информационного сигнала и передачи его в первичную цифровую систему св зи , содержащее коммутатор информационного сигнала, первый информационный вход которого объединен с входом блока выделени  синхросигнала и  вл етс  первым информационным входом

   5 устройства, выход блока выделени  синхросигнала подключен к входам обнулени  первых регистра сдвига и делител  частоты, выход которого соединен с информационным входом первого регистра сдвига, инверсный выход которого подключен к первому входу первого элемента И, второй вход которого объединен со счетным входом первого делител  частоты и  вл етс  тактовым входом устройства, второй элемент И, первый вход которого  вл ета  вторым информационным входом устройства , выход первого элемента И соединен с первым входом третьего элемента И, второй вход которого объединен с управл ющим входом коммутатора информационного сигнала, выход которого  вл етс  выходом устройства, о т- личающеес  тем, что, с целью повышени  помехоустойчивости информационного сигнала, в него введены блок оперативной пам ти, коммутатор адресных сигналов, формирователь адреса записи, формирователь адреса считывани , элемент НЕ, второй и третий регистры сдвига и второй делитель частоты, счетный вход которого объединен с информационным входом третьего регистра сдвига и подключен к выходу первого элемента И, выход второго делител  частоты соединен с информационным входом второго регист- оа сдвига, вход обнулени  которого объединен с входом обнулени  второго делител  частоты и подключен к выходу блока выделени  синхросигнала, пр мой выход второго регистра сдвига соединен непосредственно и через элемент НЕ соответственно с управл ющи-

   g ми входами коммутаторов информационного и адресных сигналов и с вторым входом второго элемента И, выход которого подключен к инЛормационному входу блока оперативной пам ти, выход

   5

   0

   5

   которого соединен с вторым информационным входом коммутатора информационного сигнала, выход третьего регистра сдвига подключен к тактовому входу блока оперативной пам ти и входу формировател  адреса записи, выходы которого соединены с соответствующими первыми информационными входами коммутатора адресных сигналов, выход третьего элемента И подключен к управл ющему входу блока оперативной пам ти и входу формировател  адреса считывани , выходы которого соединены с соответствующими вторыми информационными входами коммутатора адресных сигналов, выходы которого подключены к соответствующим адресным входам блока оперативной пам ти.
2. 2. Устройство по По 1, о т л и - чающ-еес  тем, „то формирователь адреса записи содержит двоичный счетчик и двоично-дес тичный счетчик, вход которого  вл етс  входом форми

   0

   нен с входом двоичного счетчика, выходы разр дов двоично-дес тичного и двоичного счетчиков  вл ютс  соответствующими выходами формировател ,
3. 3. Устройство по п. 1, отличающеес  тем, что формирователь адреса считывани  содержит двоичный счетчик, суммирующий и вычитаю- i щий двоично-дес тичные счетчики, коммутаторы и триггер, вход которого  вл етс  входом формировател , а выход подключен к управл ющим входам коммутаторов и входу двоичного счетчика, выход переполнени  которого соединен с входами суммирующего и вычитающего двоично-дес тичных счетчиков, выходы разр дов которых подключены соответственно к первым и вторым информационным входам соответствующих коммутаторов , выходы которых и выходы разр дов двоичного счетчика  вл ютс  соответствующими выходами формирова

   ровател , а выход переполнени  соеди- 21 тел 21 .1 т ш нч

   21.5 Ш т

   Фаз. 2

   1483648

   ШIW 111 Ш П2 27.3 114

   1-d октет 7-й октет 13-й октет 20-ий/стет 2б-йоюг вт

   1 3 Si

   2 4.е,в

   8

   S3

   63

   13

   .е,в

   8

   2В

   2В