Известные одноразр дные сумматоры на ферритовых сердечниках, олер«рующие с дес тичными цифрами, представленными в коде «2 из 5, и построенные по матричному принципу на 100 ферритовых сердечниках , имеют ложные сигналы (помехи) и не обеспечивают высокого уровн полезного выходного сигнала, вследствие чего необходимы высокие требовани к идентичности входных кодовых сигналов и наличие чувствительных выходных усилителей совпадени .Known one-bit adders on ferrite cores, overlapping with decimal digits presented in the code “2 out of 5, and built according to the matrix principle on 100 ferrite cores, have false signals (interference) and do not provide a high level of useful output signal, due to which requires high demands on the identity of the input code signals and the presence of sensitive matching output amplifiers.
В предлагаемом сумматоре вход второго слагаемого, соединен с анализатором кода, выходом которого служат две пары шин передачи числа в кюде «1 из 5, св занных с блоком ключей, второй вход которого системой шин «1 из 10 подсоединен к выходу вспомогательного блока дл учета переноса из младшего разр да, вход которого предназначен дл ввода первого слагаемого, а выход блока ключей через вы витель переноса св зан с выходом суммы и переноса устройства . Это позвол ет реализовать сложение в циклическом варианте кода «2 из 5 и повысить надежность работы сумматора.In the proposed adder, the input of the second addend is connected to a code analyzer, the output of which is two pairs of buses of the number in 1 out of 5 connected to the key block, the second input of which is connected to the output of the auxiliary unit to account for the transfer from the low bit, the input of which is intended for input of the first addend, and the output of the key block via the transfer subtractor is connected with the output of the sum and the transfer of the device. This makes it possible to realize addition in a cyclic version of the "2 out of 5 code" and to increase the reliability of operation of the adder.
На чертеже приведена блок-схема описываемого, одноразр дного сумматора.The drawing shows a block diagram of the described, one-bit adder.
Одноразр дный сумматор содержит анализатор кода /, с которым соединен вход второго слагаемого. С помощью двух пар шин лередачи числа в коде «1 из 5 выход анализатора кода 1 соединен со входом блока ключей 2, второй вход которого с помошью систем шин «I из 10 соединен с вспомогательным блоком 3, служашим дл учета переноса из младшего разр да., Выход блока ключей 2 через вы витель переноса 4 соединен с выходами переноса и суммы «2 из 5. Цикл работы предлагаемого .сумматора состоит из трех тактов. В первом такте производ т начальную установку блока 1, считывание переноса с последующей передачей его в старший разр д.The one-bit adder contains a code analyzer / to which the input of the second term is connected. Using two pairs of leverage buses, the code in the “1 out of 5” code analyzer output 1 is connected to the input of the key block 2, the second input of which is connected to the auxiliary unit 3 using the bus system I from 10 to take account of the transfer from the lower bit. The output of the key block 2 through the transfer breaker 4 is connected to the transfer outputs and the sum “2 out of 5. The operation cycle of the proposed accumulator consists of three cycles. In the first cycle, the initial setting of block 1 is made, the transfer is read, and then transferred to the most significant bit.