SU1465940A1

SU1465940A1 - Flip-flop with mis-transistors

Info

Publication number: SU1465940A1
Application number: SU874293253A
Authority: SU
Inventors: Сергей Григорьевич Ильченко; Анатолий Федорович Дряпак
Original assignee: Организация П/Я Х-5263
Priority date: 1987-08-03
Filing date: 1987-08-03
Publication date: 1989-03-15

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано при разработке цифровых интегральных микросхем на МДП-тран- зисторах.Цель изобретени - повышение быстродействи триггера при сохранении потребл емой мощности. Триггер содержит инверторы 1 и 2 инверсного и пр мого плеч соответственно состо ндие из нагрузочных транзисторов 3, 4 обедненного типа и логических транзисторов 5, 6 обогащенного типа, входною имну 7, шину сигналов синхронизации 8, выходные шины 9, 10 инверсного и пр мого плеч соответственно , стробируюищй транзистор 12 обогащенного типа, транзистор обратной св зи ,13 обедненного типа. За счет подключени затвора нагрузочного транзистора 4 инвертора пр мого плеча к входу 11 инвертора инверсного плеча уменьшаетс суммарное количество задержек распространени сигнала от входной шины 7 триггера до выходной 1иины 10, а также снижаетс сопротивление нагрузочного транзистора 4 при подаче на его затвор напр жени высокого уровн . Дл увеличе- .ни суммарного сопротивлени цепи об- ратйой св зи введен дополнительный транзистор обратной св зи 14, что приводит к стабилизации режима записи . 1 ил. с (ЛThe invention relates to the field of computer technology and can be used in the development of digital integrated circuits on MIS transistors. The purpose of the invention is to increase the trigger speed while maintaining power consumption. The trigger contains inverters 1 and 2 of the inverse and straight shoulders, respectively, of the load transistors 3, 4 of the depleted type and logical transistors 5, 6 of the rich type, the input name 7, the sync signal bus 8, output buses 9, 10 of the inverse and forward shoulders respectively, a gated-type transistor 12, a feedback transistor, 13 of a depleted type. By connecting the gate of the load transistor 4 of the straight-arm inverter to the input 11 of the inverter-shoulder inverter, the total number of propagation delays from the input bus 7 of the trigger to the output pin 1 decreases, and the resistance of the load transistor 4 decreases when the high voltage is applied to its gate. To increase the total resistance of the feedback circuit, an additional feedback transistor 14 has been introduced, which leads to a stabilization of the recording mode. 1 il. with (L

Description

жащии последовательно соединенные инверторы инверсного и пр мого плеча, состо щие из нагрузочного транзистора обедненного, типа и логическогоthirst inversely connected inverters of the inverse and direct shoulder, consisting of a depleted load transistor, type and logical

транзистора обогащенного типа, затвор 20 инверсного плеча и другим электродомenriched type transistor, inverse shoulder gate 20 and another electrode

им мощности, затвор -.нагрузочного транзистора инвертора пр мого плеча подключен к входу инвертора инверсного плеча, а между входом инвертораim power, gate -.load transistor of the inverter of the straight arm is connected to the inverter input of the inverse shoulder, and between the inverter input

нагрузочного транзистора инвертора инверсного плеча соединен с его выходом , подключенным к выходной шине ин-г версного плеча, входную шину, шинуthe load transistor of the inverter of the inverse shoulder is connected to its output connected to the output bus of the inverted shoulder, the input bus, the bus

сигналов синхронизации, выход инвер-. 25 версного плеча.synchronization signals, inverted output. 25 versa shoulder.

транзистора обратной св зи включен дополнительный транзистор обратной св зи обедненного типа, затвор которого подключен к входу инвертора инfeedback transistor included an additional feedback transistor depleted type, the gate of which is connected to the input of the inverter

Claims

Claim

Trigger on MOS transistors, containing 15 gaggles series-connected inverters of inverse and direct arms, consisting of a load transistor of depletion type and a logic transistor of an enriched type, a gate 20 of a load transistor of an inverted inverter, a shoulder connected to its output connected to the output bus of the inverse shoulder , input bus, bus synchronization signals, inverter output 25

4 torus of the direct shoulder is connected to the output bus of the direct shoulder, a gate transistor of the enriched type, the source.

5 of which is connected to the trigger input bus, the drain is connected to the input of the inverted arm inverter, the gate of the gate transistor is connected to the synchronization signal bus, a depleted feedback transistor, connected by a gate and one of the electrodes to the output of the direct arm inverter, characterized in that , in order to improve the performance of the trigger while maintaining its power consumption, the gate of the load transistor of the inverter of the direct arm is connected to the input of the inverter of the inverse arm, and between the input of the inverter of the inverse arm and ugim electrode feedback transistor included supplemental transistor depleted feedback type whose gate is connected to the input of inverter inverse shoulder.