SU1465880A1 - Arithmetic device with variable-length operands - Google Patents

Arithmetic device with variable-length operands Download PDF

Info

Publication number
SU1465880A1
SU1465880A1 SU874210307A SU4210307A SU1465880A1 SU 1465880 A1 SU1465880 A1 SU 1465880A1 SU 874210307 A SU874210307 A SU 874210307A SU 4210307 A SU4210307 A SU 4210307A SU 1465880 A1 SU1465880 A1 SU 1465880A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
inputs
control unit
outputs
Prior art date
Application number
SU874210307A
Other languages
Russian (ru)
Inventor
Олег Иосифович Дапин
Юрий Александрович Ермолаев
Винера Абдулловна Кулакова
Владимир Борисович Матвеев
Людмила Михайловна Медведева
Глеб Маркович Персов
Юрий Владимирович Федосов
Original Assignee
Предприятие П/Я А-3886
Казанский Авиационный Институт Им.А.Н.Туполева
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3886, Казанский Авиационный Институт Им.А.Н.Туполева filed Critical Предприятие П/Я А-3886
Priority to SU874210307A priority Critical patent/SU1465880A1/en
Application granted granted Critical
Publication of SU1465880A1 publication Critical patent/SU1465880A1/en

Links

Landscapes

  • Hardware Redundancy (AREA)

Abstract

Изобретение относитс  к вычислил1 М /4 25 тельной технике и может быть использовано в процессорах электронных вычислительных машин. Целью изобретени   вл етс  расширение функциональных возможностей за. счет контрол  и диагностики неисправностей, ставленна  цель достигаетс  тем, что арифметическое устройство с переменной длиной операндов, содержащее арифметико-логический блок 3, блоки 4 и 5 элементов И, блок 6 формировани  маски, одноразр дный коммутатор 7, неполный дешифратор 26 и элемент ИСКЛЮЧАЮи(ЕЕ ИЛИ 42, содержит блок 8 управлени  и блок 9 контрол  с соответствующими св з ми. 2 з.п, ф-лы, 3 ил. /г S (Л This invention relates to computing technology and can be used in electronic computer processors. The aim of the invention is to extend the functionality for. the control and fault diagnosis account, the goal is achieved by the fact that an arithmetic unit with variable operand length, containing arithmetic logic unit 3, blocks 4 and 5 of the elements AND, block 6 of forming the mask, single-bit switch 7, incomplete decoder 26 and element EXCLUSIVE ( EE or 42, contains a control block 8 and a control block 9 with corresponding connections. 2 Cp, f-ly, 3 dl / g S (L

Description

Фаг.1Phage.1

16sixteen

Claims (3)

Формула изобретенияClaim 1. Арифметическое устройство с переменной длиной операндов, содержащее арифметико-логический блок, два блока элементов И, блок формирования маски, одноразрядный коммутатор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и -неполный дешифратор, причем входы первого и второго операндов устройства соединены соответственно с первыми входами первого и второго блоков элементов И, выходы которых соедине-: .ны соответственно с первым и вторым информационными входами арифметикологического блока, выходы разрядов которого, кроме младшего, соединены соответственно с информационными входами одноразрядного коммутатора, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом пере?' носа устройства, вход кода операции устройства соединен с входом кода операции арифметико-логического бло+ ка и с входом неполного дешифратора, выход которого соединен с ί вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, управляющие входы одноразрядного коммутатора соединены соответственно с входами.разрядов блока формирования маски.,· выход которого соединен с вторыми входами первого и второго блоков элементов И, выходы разрядов, кроме старшего, арифметико-логического блока являются выходом реэуль тата устройства, отличающ е е с я тем, что, с целью расширения функциональных возможностей за счет контроля и диагностики не- g исправностей, она содержит блок управления и блок контроля, причем • входы первого и второго операндов устройства соединены соответственно^ с первым и вторым информационными 10 входами блока контроля, третий информационный вход которого соединен с входами разрядов блока формирования маски, с первым выходом блока управления и является выходом номера оши- 15 бочного разряда устройства, вход кода длины операнда и тактовый вход которого соединены соответственно с входом установки и тактовым входом блока управления, вход задания режит^ 20 ма которого объединен с входом задания режима блока контроля и соединен с входом задания режима устройства, выходы ошибки переноса, ошибки результата и ошибки которого соеди- 25 йены соответственно с выходами с первого по третий блока контроля, третий выход которого соединен с входом окончания работы блока управления, второй выход которого соеди- 30 нен с входом синхронизации блока контроля, четвертый информационный вход которого соединен с выходом результата устройства, пятый и шестой информационные входы блока конт- 35 роля соединены соответственно с выходом неполного дешифратора и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.1. An arithmetic device with a variable length of operands, containing an arithmetic-logical unit, two blocks of AND elements, a mask forming unit, a one-bit switch, an EXCLUSIVE OR element and an incomplete decoder, the inputs of the first and second operands of the device being connected respectively to the first inputs of the first and second blocks of elements And, the outputs of which are connected:. are respectively with the first and second information inputs of the arithmeticological unit, the outputs of the bits of which, except for the youngest, are connected respectively to ormatsionnymi inputs the one-bit switch, whose output is connected to a first input of the EXCLUSIVE OR gate, whose output is the output of intersection? ' the nose of the device, the input of the operation code of the device is connected to the input of the operation code of the arithmetic logic unit and to the input of the incomplete decoder, the output of which is connected to the second input of the EXCLUSIVE OR element, the control inputs of the single-bit switch are connected respectively to the inputs of the bits of the mask forming unit., · The output of which is connected to the second inputs of the first and second blocks of AND elements, the outputs of the digits, except for the older, arithmetic-logical block, are the output of the device re-result, which differs in that In order to expand the functionality by monitoring and diagnosing faults, it contains a control unit and a control unit, and • the inputs of the first and second operands of the device are connected ^ respectively to the first and second information 10 inputs of the control unit, the third information input of which is connected to the inputs bits of the mask forming unit, with the first output of the control unit, is the output of the error number of the device’s 15 error, the input of the operand length code and the clock input of which are connected respectively the input of the unit and the clock input of the control unit, the input of the job cuts ^ 20 ma which is combined with the input of the set mode of the control unit and connected to the input of the set mode of the device, the outputs of the transfer error, the error of the result and the error of which are connected 25 yen respectively with the outputs from the first to the third control unit, the third output of which is connected to the end input of the control unit, the second output of which is connected to the synchronization input of the control unit, the fourth information input of which is connected to the output of the result of the device -keeping, fifth and sixth information inputs block kont- Rola 35 are connected respectively to the partial decoder output and yield of the EXCLUSIVE OR. 2. Устройство по п.1, отличающееся тем, что блок управ-40 ления содержит элемент И, счетчик, группу элементов ИЛИ, дешифратор, группу элементов И и элемент ИЛИ-НЕ, причем тактовый вход бЛока управления соединен с первым входом эле- 45 мента И, выход которого является вторым выходом блока управления и _.· соединен со счетным входом счетчика, выходы разрядов которого соединены с первыми входами элементов ИЛИ труп- 50 пы, выходы которых соединены с входами разрядов дешифратора, выход которого является первым выходом блока управления, вход задания режи-. ма которого соединен с входом сброса, счетчика,, с первым· входом элемента ИЛИ-НЕ и с первыми входами элементов И группы, вторые входы и выходы которых соединены соответственно с входами разрядов входа установки блока' управления и с вторыми входами соответствующих элементов ИЛИ группы, вход окончания работы блока управления соединен с вторым входом элемента ИЛИ-НЕ, выход которого соединен с вторым входом элемента И.2. The device according to claim 1, characterized in that the control unit-40 contains an AND element, a counter, a group of OR elements, a decoder, a group of AND elements and an OR-NOT element, moreover, the clock input of the control unit is connected to the first input of the elec- ment And, the output of which is the second output of the control unit and _. · connected to the counting input of the counter, the outputs of the discharges of which are connected to the first inputs of the elements OR corpses, the outputs of which are connected to the inputs of the discharger bits, the output of which is the first output of the control unit job input dir -. whose ma is connected to the reset input, counter, with the first · input of the OR-NOT element and with the first inputs of the elements AND groups, the second inputs and outputs of which are connected respectively with the inputs of the bits of the input of the installation block of the control unit and with the second inputs of the corresponding elements of the OR group, the end input of the control unit is connected to the second input of the OR-NOT element, the output of which is connected to the second input of the element I. 3. Устройство по п.1, отличающееся тем, что блок контроля содержит сумматор-вычитатель, три мультиплексора, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент ИЛИ, причем первый, второй и четвертый информационные входы блока контроля соединены соответственно с информационными входами первого, второго и третьего мультиплексоров, управляющие входы которых объединены и соединены с третьим информационным входом блока контроля, пятый и шестой информационные входы которого соединены соответственно с управляющим входом сумматора-вычитателя и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является первым вйходом блока контроля и соединен . с первым входом элемента ИЛИ, выход которого является третьим выходом блока контроля, вход синхронизации и вход задания режима которого соединены соответственно с тактовым входом и входом сброса сумматоравычитателя, выходы переноса и результата которого соединены соответственно с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторым входом элемента ИЛИ и является вторым выходом блока контроля, выходы мультиплексоров с первого по третий соединены соответственно с первым и вторым информационными входами сумматора-вычитателя и с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.3. The device according to claim 1, characterized in that the control unit comprises an adder-subtractor, three multiplexers, two exclusive OR elements and an OR element, the first, second and fourth information inputs of the control unit being connected respectively to information inputs of the first, second and third multiplexers, the control inputs of which are combined and connected to the third information input of the control unit, the fifth and sixth information inputs of which are connected respectively to the control input of the adder-subtractor and to the first input home of the first exclusive OR element whose output is a first control unit and vyhodom connected. with the first input of the OR element, the output of which is the third output of the control unit, the synchronization input and the mode setting input of which are connected respectively to the clock input and the reset input of the totalizer, the transfer and output outputs of which are connected respectively to the second input of the first EXCLUSIVE OR element and to the first input of the second an EXCLUSIVE OR element, the output of which is connected to the second input of the OR element and is the second output of the control unit, the outputs of the first to third multiplexers are connected respectively with the first and second information inputs of the adder-subtractor and with the second input of the second element EXCLUSIVE OR. Фи&2Phi & 2 Фа&ЗFa & Z
SU874210307A 1987-03-12 1987-03-12 Arithmetic device with variable-length operands SU1465880A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874210307A SU1465880A1 (en) 1987-03-12 1987-03-12 Arithmetic device with variable-length operands

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874210307A SU1465880A1 (en) 1987-03-12 1987-03-12 Arithmetic device with variable-length operands

Publications (1)

Publication Number Publication Date
SU1465880A1 true SU1465880A1 (en) 1989-03-15

Family

ID=21290909

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874210307A SU1465880A1 (en) 1987-03-12 1987-03-12 Arithmetic device with variable-length operands

Country Status (1)

Country Link
SU (1) SU1465880A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент C1UA № 3751650, кл. 235- 175, опублик. 1973. Авторское свидетельство СССР № 1160396, кл. G 06 F 7/38, 1984. Авторское свидетельство СССР № 1413624, кл. G 06 F 7/38, 1987. *

Similar Documents

Publication Publication Date Title
US7287185B2 (en) Architectural support for selective use of high-reliability mode in a computer system
JPS5812606B2 (en) data processing system
SU1465880A1 (en) Arithmetic device with variable-length operands
JPH0397031A (en) Data processor
SU1176322A1 (en) Computing device
SU1195348A1 (en) Device for checking computer units
SU798853A1 (en) Processor with reconfiguration
SU608159A1 (en) Microprogramme-control arrangement
SU1275458A1 (en) Homogeneous computer system
JP2950080B2 (en) Microcomputer
SU1662007A1 (en) Device for code checking
SU857995A1 (en) Microprogramme-control device
JP3129873B2 (en) Microcomputer
SU1381503A1 (en) Microprogram controller
KR930001099B1 (en) Microcomputer system with a using bit-slice element
SU1365091A1 (en) Microprogram processor
SU1273939A1 (en) Microprocessor
SU1675897A1 (en) Variable length data processor
SU985791A1 (en) Microprogram processor having checking
SU898431A1 (en) Microprogramme-control device
SU1269145A1 (en) Microprocessor calculating device
SU1591027A2 (en) Device for interfacing cental processor with group of peripherals
SU1755283A1 (en) Device for simulating malfunctions
JP2777133B2 (en) Central processing unit
JPH06250857A (en) Microcomputer