SU1449988A1

SU1449988A1 - Устройство дл испытани электронных схем

Info

Publication number: SU1449988A1
Application number: SU853835667A
Authority: SU
Inventors: Михаил Александрович Иванов
Original assignee: Московский Инженерно-Физический Институт
Priority date: 1985-01-02
Filing date: 1985-01-02
Publication date: 1989-01-07

Abstract

Изобретение относитс к цифровой технике и служит дл - повьшени достоверности контрол . Устройство содержит сумматоры 3.1-З.п по модулю 2, регистры 5.1-5.П сдвига разр дностью N, где N - степень образующегос многочлена с коэффициентами из пол GF(). Введение блока 4 делени в поле GF(2), блоков 6.1-6 умножени в поле GF(2), где С - число ненулевых коэффициентов образующегос многочлена ;Ф(Х) + ...+ + + ... + + а, позвол ет дл линейного устройства использовать принцип суперпозиции, из которого следует , что полученна сигнатура (С) Зд равна сумме CSg и S. Таким образом, дл обнаружени искажений в анализи- руемых последовательност х; необходимо и достаточно, чтобы С последовательности ошибок была отлична о т нул , т.е. многочлен последовательности ошибок не делилс нацело многочленом ф (X). Предложенное устройство обеспечивает обнаружение всех одиночных ошибок независимо от длины входных последовательностей, всех двойных ошибок при длине входных последовательностей m ( 1)(2 - 1) и всех пакетов длиной b N. 2 ил. (Л

Description

Изобретение относится к цифровой технике и может использоваться в контрольно—испытательной аппаратуре.

Цель изобретения - повышение достоверности контроля.

На фиг.1 приведена структурная схема устройства; на фиг.2 - схема конкретной реализации устройства для случая η = 2, Ν· = 8, <Р (X) » X^е + х’ ₁₀+ X + 63 - примитивный многочлен над GF(2?) = [θ,Ι,ω, О , Р = 3.

Устройство для испытания электронных схем имеет тактовый вход 1, информационные (контролируемые) входы 15 2.1—2.п, где η — число информационных входов устройства, сумматоры 3.1-3.η по модулю два, блок 4 деления в поле GF(2), регистры 5.1-5.η сдвига разрядностью Ν, где N - степень образу- ₂0 ющего многочлена с коэффициентами из поля GF^*¹), блоки 6.1-6.'с умножения з поле GF(2^h), где 6 - число ненулевых коэффициентов образующего, многочлена Ф (X) = а„х + ... + а,Х 25 + ... + а, X + а_о. Блок 4 деления осуществляет деление на величину а_о. Величины, на которые происходит умножение в блоках 6.1-6,ь , определяются соответствующими коэффициентами зд образующего многочлена. Тактовый Вход 1 устройства соединен с тактовыми входами регистров 5.1-5.η сдвига, выходы разрядов которых, соответствующие ненулевым коэффициентам образующего многочлена, соединены с входами соответствующих блоков 6.1-

6.£ умножения в поле GF(2ⁿ), j~e выходы которых, где j = 1,п, соединены с входами j~x сумматоров. 3.j по модулю два, последние входы которых соединены с j-ми информационными входами устройства„

Выходы сумматоров 3.1-3.η по модуг лю два соединены с входами блока 4 деления в поле GF(2ⁿ), выходы которого соединены с информационными входами регистров 5,1-5.η сдвига, выходы которых являются выходами устройства. На фиг.2 показана схема конкретной реализации устройства для случая η = 2, N = 8, φ(Χ)=Χ^β+χ’ + + X + й) — примитивный многочлен над GF(2²) - [ο,Ι,ω, ω^Ί3» гдесо^э = 1, ω²+ 63 + 1 = 0, 63 “ примитивный элемент поля GF(2^z),'£ = 3. В рассматриваемом случае блок 4 деления в поле GF(2²) реализован на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 7, блоки 6.1-6.3 умножения осуществляют умножение на 1, так как соответствующие .ненулевые коэффициенты а_в, а, и а, образующего многочлена равны 1. Умножение на 1 эквивалентно простой передаче сигналов с входов блока на выходы без изменения (по этой причине блоки 6 на фиг.2 показаны пунктиром).

Устройство работает следующим образом.

Перед началом работы регистры 5 устанавливаются в нулевое состояние. Цепь установки'в исходное состояние на фиг.1 и 2 условно не показана. Синхросигналы проверяемого изделия подаются на вход 1, контролируемые выходы - на входы 2. Устройство осуществляет сжатие длинных двоичных последовательностей, реакций объекта контроля (О.К) на входные тестовые воздействия в короткий (обычно шестнадцатиразрядный) двоичный код сигнатуру, которая затем сравнивается с кодовым эталоном, полученным для работоспособносго изделия. На основании результата сравнения делается вывод о техническом состоянии ' ОК, так как наличие неисправностей проявляется в виде искажений его выходных последовательностей.

Процесс получения сигнатуры заключается в делении многочлена входных последовательностей А(Х), коэффициенты которого определяются видом соответствующих двоичных наборов, а степень равна длине го контролируемых последовательностей, на характеристический многочлен (X) устройства, который связан с образующим, определяющим характер обратных связей, следующим образом <р'(Х) = (X^-1 ) x^h.

Код, получающийся в регистрах устройства после прохождения m синхроимпульсов (сигнатура), однозначно соответствует остатку от деления многочлена А(Х) на многочлен Ф (X).

Анализируемый вектор А = Г А ,,..., А;,...,А_т^| можно представить как сумму векторов .последовательностей без ошибок В = [в,, <>.. ,В;,... ,B„,J и вектора ошибок С = £сС;,С_т^ причем для любых А;, В;, С.; справедтливо

Ai= (В; + С;) [GF(2^rt)], ί = Т~ш ··

Положительный эффект от использования изобретения заключается в повышении достоверности контроля. Так как предложенное устройство является линейным, можно воспользоваться прин- ® ципом суперпозиции, из которого следует, что полученная сигнатура БД равна сумме сигнатур S_e и S_c . Таким образом, для обнаружения искажений в эд анализируемых последовательностях необходимо и достаточно, чтобы сигнатура последовательности ошибок была отлична от нуля, т.е. многочлен последовательности ошибок не делился эд нацело многочленом <Р (X). Предложенное устройство обеспечивает обнаружение всех одиночных ошибок независимо от длины входных последовательностей, всех двойных ошибок при длине 20 входных последовательностей ш 6 (2^иМ - l)/(2^h - 1) и всех пакетов ошибок длиной b έ N. Под кратностью ошибок здесь понимается количество искаженных двоичных наборов. 25

Claims

Формула изобретения Устройство для испытания электронных схем, содержащее η сумматоров по модулю два по числу информационных входов и η регистров сдвига, ¹тактовые входы которых объединены и соединены с тактовым входом устройства, информационные входы устройства соединены с входами соответствующих по модулю два, выходы регистров сдвига являются выходами устройства, отличающееся тем, что, с целью повышения достоверности контроля, оно содержит блок деления в поле GF(2ⁿ) и с блоков умножения в поДе GF(2^h), где ~ - число ненулевых коэффициентов образующего многочлена, причем выходы разрядов регистров сдвига, соответствующих ненулевым коэффициентам образующего многочлена , соединены с входами соответствующих блоков умножения в поле GF(2 ), j-e выходы которых, где j = 1,п соединены с оставшимися входами j-x сумматоров по модулю два, выходы сумматоров по модулю два соединены с входами блока деления в поле GF(2 ), выходы которого соединены с информационными входами регистров сдвига.

Фае. 2

Редактор В.Данко Составитель П.Помякшева Техред М.Дидык Корректор С.Черни Заказ 6967/48 Тираж 704 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ΓΚΉΤ СССР

113035, Москва, Ж—35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4