SU1437874A1

SU1437874A1 - Устройство дл анализа параметров графа

Info

Publication number: SU1437874A1
Application number: SU864098834A
Authority: SU
Inventors: Александр Георгиевич Додонов; Аркадий Андреевич Котляренко; Сергей Петрович Пелехов; Виктор Порфирьевич Приймачук; Александр Михайлович Щетинин
Original assignee: Институт Проблем Моделирования В Энергетике Ан Усср
Priority date: 1986-07-25
Filing date: 1986-07-25
Publication date: 1988-11-15

Abstract

Изобретение относитс к области вычислительной техникии может быть использовано дл определени величины кратчайшего пути в графе, С этой целью устройство содержит п ть блоков/ пам ти и два блока вывода, с помощью которых задаетс топологи исследуемого графа и отмечаетс движение по его ветв м (исполнение) верошн.Веса ветвей, исход щих из достигнутой вершины графа, моделируютс одновременно при помощи многоканального таймера . Это позвол ет определить величину кратчайшего пути в графе за врем , пропорциональное весу пути. 4 ил. |

Description

4 со 1

00

Изобретение относитс к вычислительной технике и может быть использовано дл исследовани путей в графе.

Цель изобретени - расширение функциональных возможностей устройства за счет- определени величины кратчайшего пути в графе.

На фиг. представлена функциональветственно числа 4,5,4,2,1,3,5 и 4

(задают номера узлов, в которые вход т соответствующие адресам ветви графа ). В блок 7 вьшода информации по адресам ,2,3,4 и 5 занос т соответственно списки (5), (2), (6), (3,1, 8) и (4J7)(задают списки ветвей, вхо д щих в соответствующие адресам спис- на схема устройства, на фиг. 2 - вре- щд,- о « о

U ков узлы графа}., В блок о вьгоода инменна диаграмма работы первого и

формации по адресам 1 , 2,3,4 и 5 занос т соответственно списки чисел (6), (1,7), (2,3,4), (5) и (8) (задают спис ки ветвей, выход щих из соответст- 5 вующих адресам списков узлов графа). На вход 30 подают число 3 (номер начального узла пути). На вход 31 подают число 1 (номер начального узла пути).

второго блоков синхронизации на фиг, .3 - временна диаграмма работы третьего блока синхронизации, на фиг. 4 - пример исследуемого графа.

Устройство содержит с первого по п тый блоки 1-5 пам ти таймер б, пе-рвый и второй блоки 7 и 8 вывода информации, с первого по третий блок 9-1 синхронизации, с первого по чет вертый регистры 12-15, блоки 16 сравнени , счетчик 17, первьш и второй триггеры 18 и 19, с первого по трети блоки 20-22 элементов И, с первого по третий элементы ИЛИ 22-25, элемент И 26 и элемент НЕ 27,

Кроме того, на фиг. I цифровые обозначени имеют вход 28 начальной установки устройства, вход 29 пуска устройства, вход 30 задани номера начального узла пути устройства,вход 31 задани номера конечного узла пути устройства, выход 32 признака окончани работы устройства, выход

На вход 28 начальной установки устройства подают импульсный сигнал единичного уровн . При этом снимаютс все прерывани и обнул ютс все каналы таймера, устанавливаетс в ноль триггер 18, обнул етс счет чик 7, устанавливаетс в единичное состо ние триггер 19, в регистр 2 наноситс число 3, в регистр 15 - число 1. На вход пуска устройства подают импульсный сигнал единичного уровн . При этом блок 7 вьшода информации выдает число 6, на свой информационный выход (номер ветви первой в списке вход щих в началь33 веса кратчайшего пути в графе уст-35 „ь,й узел пути) и i-счпульсньй сигнал роиства, тактовьй вход 34 устройст- единичного уровн на выход призна- ва, с первого по п тый выходы 35-39

ка выдачи слова. При этом блок 9 си хронизации начинает формировать по следовательность сигналов в соответ

первого блока 9 синхронизации, с первого по п тый выходы 40-44 второго блока 10 синхронизации и с первого по четвертый выходы 45-48 третьего блока 11 синхронизации.

Устройство работает следующим образом .

Пусть требуетс определить величину кратчайшего пути между третьим и первым узлами в графе, предоставленном на фиг. 4 (цифры в скобках указывают номера узлов графа, цифры без скобок в числителе - номер, присвоенный ветви, в знаменателе - вес ветви). Перед началом работы обнул ют блоки 1, 3 и 5 пам ти, в блок 2 пам ти по адресам I, 2, 3, 4, 5, 6, 7 и 8 занос т соответственно.числа: 4, 2, 4, 2, i, 2, 1 и4 (задают длительность соответствующих адресам ветвей графа), в блок 4 пам ти по адресам 1 5 2,3-,4,5,6,7 и 8 занос т состветственно числа 4,5,4,2,1,3,5 и 4

(задают номера узлов, в которые вход т соответствующие адресам ветви графа ). В блок 7 вьшода информации по адресам ,2,3,4 и 5 занос т соответственно списки (5), (2), (6), (3,1, 8) и (4J7)(задают списки ветвей, вхо

формации по адресам 1 , 2,3,4 и 5 занос т соответственно списки чисел (6), (1,7), (2,3,4), (5) и (8) (задают списки ветвей, выход щих из соответст- вующих адресам списков узлов графа). На вход 30 подают число 3 (номер начального узла пути). На вход 31 подают число 1 (номер начального узла пути).

На вход 28 начальной установки устройства подают импульсный сигнал единичного уровн . При этом снимаютс все прерывани и обнул ютс все каналы таймера, устанавливаетс в ноль триггер 18, обнул етс счетчик 7, устанавливаетс в единичное состо ние триггер 19, в регистр 2 наноситс число 3, в регистр 15 - число 1. На вход пуска устройства подают импульсный сигнал единичного уровн . При этом блок 7 вьшода информации выдает число 6, на свой информационный выход (номер ветви первой в списке вход щих в началь

„ь,й узел пути) и i-счпульсньй сигнал единичного уровн на выход призна-

ка выдачи слова. При этом блок 9 синхронизации начинает формировать последовательность сигналов в соответствии с временной диаграммой работы (фиг. 2) На выходе 35 по вл етс импульс единичного уровн . При этом код числа 6 заноситс в регистр 13. Через врем Т , достаточное дл

записи информации в регистр 13, на вькоде 36 блока 7 синхронизации по вл етс сигнал единугчного уровн . При этом в блок пам ти по адресу 6 заноситс 1 (начальный узел пути

считаетс достигнутым, а все вход щие в него ветви свершенныг-ш), из блока 5 пам ти по-адресу 6 считываетс нулевое информационное слово. Через врем Х, достаточное дл чтени информации из блока 5 пам ти, на выходе 37 блока 9 синхронизации по вл етс сигнал единичного уровн . При этом устанавливаетс в ноль нулевой канал rai iMep 6 (холоста

3143

операци , так как таймер 6 еще не был зан т моделированием ветви). Через врем Т, достаточное дл установки в ноль канала таймера, на выходе 38 блока 9 синхронизации по вл етс импульс единичного уровн .При этом устанавливаетс в ноль регистр

13.После этого на выходе 39 блока

9синхронизации по вл етс импульс единичного уровн . При этом блок 7 вьшода информации формирует импульс единичного уровн на своем выходе признака конца списка (список ветвей, вход щих в третий начальный узел, ис- черпан). При этом блок В вьшода информации вьщает на информационный выход число 2 (номер ветви первой в списке ветвей, выход щих из начального третьего узла), и импульс еди- ничного уровн по вл етс на выходе признака вьщачи слова. При этом блок

10синхронизации начинает формировать последовательность сигналов в соответствии со своей временной диа- граммой. На выходе 40 блока 10 по вл етс импульсный сигнал единичного уровн . При этом число 2 заноситс

в регистр 14. Через врем Tj, достаточное дл записи информации в регистр

14,на выходе 41 блока 10 по вл етс сигнал единичного уровн . При этом из блока 1 пам ти считываетс ноль (признак того, что ветвь 2 еще не исполн лась ). На выходе элемента 27 НЕ по вл етс сигнал единичного уровн , при этом таймер 6 выдает -на свой выход номера загружаемого канала номер свободного канала, например номер 1,и кроме того, на вькоде блока 2 пам ти по вл етс число 2 (вес ветви 2). Через врем TJ, достаточное дл чтени информации из блоков I и 2 пам ти и выдачи номера свободного канала таймером 6, на выходе 42 блока 10 син- хронизации по вл етс сигнал единичного уровн . При этом по адресу 2 в блок 5 пам ти производитс запись числа 1 (по адресу ветви 2 запоминаетс номер канала таймера 6 зан ты ее моделированием), по адресу 1 в

блок 3 пам ти производитс запись числа 2 (по адресу номера канала зан того моделированием ветви запоминаетс ее номер), в первьй канал таймера 6 загружаетс число 2 (вес ветви 2). Через врем Tj, достаточное дл окончани процессов записи в блоках 5 и 3 пам ти и в первом канале таймера 6, на выходе 43 блока 10 синхронизации по вл етс импульсный сигнал единичного уровн . При этом устанавливаетс в ноль регистр 14. После этого на выходе 44 блока 10 синхронизации по вл етс импульс- ный сигнал единичного уровн . При этом на информационном выходе блока В вьшода информации по вл етс число 3 (номер очередной ветви, выход щей из начального узла пути), на выходе признака вьщачи слова блока В по вл етс импульсньй сигнал единичного уровн . Далее устройство работает аналогично и на втором и третьем тактах работы блока 10 в. блок 5 пам ти по адресам 3 и 4 записаны числа

2и 3 соответственно (номера каналов таймера, зан тых исполнением моделированием ветвей 3 и 4, в блок 3 пам ти по адресам 2 и 3 будут записаны числа 3 и 4 соответственно (номера ветвей, которые моделирует второй и третий каналы таймера 6), во второй и третий каналы таймера 6 записаны числа 4 и 3 соответственно (веса ветвей 3 и 4). При подаче на вход 44 блока В вьшода информации оч редного тактового импульса он вьщает

на свой выход признака конца списка импульсный сигнал единичного уровн . При этом устанавливаетс в единицу триггер 1В, таймер 6 и счетчик 17 начинают счет тактовых импульсов. Через 2 тактовых импульса на выходе пррывани таймера 6 по вл етс сигнал единичного уровн . При этом устанавливаетс в ноль триггер 1В, таймер 6 и счетчик 17 прекращает счет тактовых импульсов, блок 11 синхронизации начинает формировать последовательность сигналов в соответствии с временной программой (фиг. 3), на выходе номера загружаемого канала таймера 6 по вл етс код числа 1 (номер канала таймера с высшим приоритетом, первым выставивший прерьшание). Сигнал единичного уровн по вл етс на выходе 45 блока 11. При этом из блок

3пам ти по, адресу 1 считьшаетс число 2 (номер ветви, исполненной данным каналом). Через врем Т, достаточное дл окончани чтени из блока 3 пам ти, на выходе 46 блока 11 по вл етс сигнал единичного уровн , при этом из блока 4 пам ти по адресу 2 считываетс число 2 (номер узла , в который входит исполненна

5

ветвь 2). Через врем Tj, достаточное дл .окончани операции чтени блока 4 пам ти, на выходе 47 блока

11по вл етс импульсньй сигнал едничного уровн . При этом в регистр

12заноситс число 2 (номер достигнутого узла). На выходе 48 блока 1 по вл етс сигнал единичногр уровн При этом блок 7 вьшода информации вьщает на свой информационный выхо число 1 (номер ветви, сто щей перв в списке исход щих из первого узла графа)

Далее работа устройства проходи аналогично. Под управлением первог блока синхронизации производитс запись в блок 1 пам ти меток свершени по адресам (номерам) всех вевей , вход щих в достигнутый узел, при зтом об,нул 1отс каналы, зан тые моделированием этих ветвей и снимаютс прерьшани от этих канал если они были. Далее под управлени блока 10 синхронизации свободные и освободившиес каналы таймера 6 загружаютс весами ветвей, исход щих из достигнутого узла и устанавливаетс в единицу триггер 18. Если в таймере 6 не осталось необработанных прерываний, процесс исполнени ветвей (счет импульсов в таймере 6 и в .счетчике 17) продолжаетс . В противном случае сигнал прерывани устанавливает триггер 18 в нулевое состо ние и запускает блок I1 синхронизации . Работа устройства прекращаетс , когда будет исполнена перва из ветвей, вход п а .р конечный узел пути. После того как номер конечного узла пути (в данном случае он равен единице) записан 3 регистр 12, блок 16 сравнени выработает сигнал единичного уровн , которьй остановит блок 11 синхронизации . Работа устройства прекратитс . При этом счетчик 17 хранит количество импульсов, численно равное весу кратчайшего пути из начальной в конечную вершину графа.

Формула

изобретени

Устройство дл анализа параметров графа, содержащее четыре регистра , блок сравнени , два бдока вьгоода информации, три блока элементов ИЛИ, четыре блока пам ти, два триггера, таймер, счетчик и три

o

5

0

блока синхронизации, причем выход первого регистра подключен к первому информационному входу блока сравнени и к адресным входам первого и в торого бло1са вьшода информации, информационный выход первого блока вывода информации подключен к информационному входу второго-регистра, выход которого подключен к первому входу первого блока элементов.ИЛИ, выход которого подключен к адресному входу первого блока пам ти, выход признака вьщачи слова первого блока вывода информации подключен к входу пуска первого блока синхронизации, выход признака конца списка первого блока вывода информации подключен к )зходу пуска второго блока вьшода siH0 формации, информационный выход которого подключен к информационному выходу третьего регистра, выход которого подключен к второму входу первого блока элементов ИЛИ, к адресному входу второго блока пам ти и к информационному входу третьего блока пам ти, информационньй выход которого подключен к адресному входу четвертого блока пам ти, информационный выход которого подключен к первому входу второго блока элементов ИЛИ, ин- фopмaцlioнный выход второго блока пам ти подключен к входу задани величины временного интервала таймера, выход номера загружаемого канала которого подключен к адресному входу третьего блока пам ти, выход признака выдачи слова второго блока вьгобда информации подключен к входу пуска второго блока синхронизации, выход признака конца списка второго блока вывода информации подключен к входу установки в I первого триггера, выход которого подключен к входу раз5 решени счета таймера и к входу разрешени счета счетчика, вькод которого вл етс выходом веса кратчай- щего пути в графе устройства вход задани номера конечного узла пути устройства подключен к информационному входу четвертого регистра, выход которого подключен к второму информационному входу блока сравнени , выход признака равенства которого вл етс выходом признака окончани работы устройства и подключен к входу останова третьего блока синхронизации , тактовый вход устройства подключен к тактовому входу таймера и

5

0

5

суммирующему входу счетчика, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет опреде- лени величины кратчайшего пути в графе, в него введены п тый блок пам ти , три элемента ИЛИ, элемент И и элемент НЕ, причем вход задани номера начального узла пути устройства подключен к второму входу второго блока элементов 1ШИ, выход которого подключен к информационному входу первого регистра, вход начальной установки устройства подключен к входу начальной установки таймера к входу признака записи четвертого регистра, к первым входам первого и второго элементов РШИ, к входу установки в О счетчика и к входу установки в 1 второго триггера, выход которого подключен к информационному входу первого блока пам ти, выход которого подключен к входу элемента НЕ, выход которого подключен к входу признака чтени второго блока пам ти и к входу опроса номера свободного канала таймера, выход прерывани которого подключен к первому входу элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выход которого подключен к входу пуска третьего блока синхронизации и к входу установки в О первого триггера, выход которого подключен к второму входу элемента И, вход пуска устройства подключен к первому входу третьего элемента ИЛИ, выход которого подключен к входу пуска первого блока вывода информации, выход второго регистра подключен к первому входу третьего блока элементов ИЛИ, выход третьего регистра подключен к второму входу третьего блока элементов ИЛИ, выход которого подключен к адресному входу п того блока пам ти, выход которого подключен к входу задани номера освобождаемого канала таймера, выход номера загружаемого канала которого подключен к информационному входу п того бло - ка пам ти, первьй выход первого блока синхронизации подключен к входу признака записи второго регистра, второй выход первого блока синхронизации подключен к входу признака записи первого блока пам ти и к вхо- 5 ДУ признака чтени п того блока па- , м ти, с третьего по п тый выходы бло- - ка синхронизации подключены к входу начальной установки канала таймера, к входу установки в О второго ре- 0 гистра и к тактовому входу первого блока вывода информации соответственно , первый, второй, четвертый и п тый вьгходы блока синхронизации подключены к входу признака записи

5 третьего регистра, к входу признака чтени первого блока пам ти, к входу.установки в О третьего регистра и к тактовому входу второго блока вывода информации сортветст-

0 венно, третий выход второго блока

синхронизации подключен к входу признака записи п того блока пам ти, к входу признака загрузки канала таймера и к входу признака записи треть-g его блока пам ти, с первого по четвертый выходы третьего блока синхронизации подключены к входу признака чтени третьего блока пам ти, к входу признака чтени четвертого

40 блока пам ти, второму входу второго элемента ИЛИ и к второму входу треть- го элемента ИЛИ соответственно, выход второго элемента ИЛИ подключен к входу признака записи первого ре45 гистра.

Ptie.Z

Фиг.З

(J

V«

j5/i П)

Claims

Формула изобретения

Устройство для анализа парамет- ‘ ров графа, содержащее четыре регистра, блок сравнения, два бдока вывода информации, три блока элементов ИЛИ, четыре блока памяти, два триггера, таймер, счетчик и три рого подключен к второму входу пер- вого блока элементов ИЛИ, к адресно25 му входу второго блока памяти и к информационному входу третьего блока памяти, информационный выход которого подключен к адресному входу четвертого блока памяти, информационный вы30 ход которого подключен к первому входу второго блока элементов ИЛИ, информационный выход второго блока памяти подключен к входу задания величины временного интервала таймера,

25 выход номера загружаемого канала которого подключен к адресному входу третьего блока памяти, выход признака выдачи слова второго блока вывода информации подключен к входу пуска

40 второго блока синхронизации, выход признака конца списка второго блока вывода информации подключен к входу установки в I первого триггера, выход которого подключен к входу раз45 решения счета таймера и к входу разрешения счета счетчика, выход которого является выходом веса кратчайшего пути в графе устройства., вход задания номера конечного узла пути

50 устройства подключен к информационному входу четвертого регистра, выход которого подключен к второму информационному входу блока сравнения, выход признака равенства которого

55 является выходом признака окончания работы устройства и подключен к входу останова третьего блока синхронизации, тактовый вход устройства подключен к тактовому входу таймера и

Ί суммирующему входу счетчика, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет определения величины кратчайшего пути в графе, в него введены пятый блок памяти, три элемента ИЛИ, элемент И и элемент НЕ, причем вход задания номера начального узла пути устройства подключен к второму входу второго блока элементов ИЛИ, выход которого подключен к информационному входу первого регистра, вход начальной установки устройства подключен к входу начальной установки таймера, к входу признака записи четвертого регистра, к первым входам первого и второго элементов ИЛИ, к входу установки в О счетчика и к входу установки в I второго триггера, выход которого подключен к информационному входу первого блока памяти, выход которого подключен к входу элемента НЕ, выход которого подключен к входу признака чтения второго блока памяти и к входу опроса номера свободного канала таймера, выход прерывания которого подключен к первому входу элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выход которого подключен к входу пуска третьего блока синхронизации и к входу установки в ”0 первого триггера, выход которого подключен к второму входу элемента И, вход пуска устройства подключен к первому входу третьего элемента ИЛИ, выход которого подключен к входу пуска первого блока вывода информации, выход второго регистра подключен к первому входу третьего блока элементов ИЛИ, выход третьего регистра подключен к второму входу третьего блока эле

8 ментов ИЛИ, выход которого подключен к адресному входу пятого блока памяти, выход которого подключен к входу задания номера освобождаемого канала таймера, выход номера загружаемого канала которого подключен к информационному входу пятого блока памяти, первый выход первого

1₀ блока синхронизации подключен к входу признака записи второго регистра, второй выход первого блока синхронизации подключен к входу признака записи первого блока памяти и к вхо15 ду признака чтения пятого блока па, мяти, с третьего по пятый выходы бло- ка синхронизации подключены к входу начальной установки канала таймера, к входу установки в 0 второго ре~ 2Q гистра и к тактовому входу первого блока вывода информации соответственно, первый, второй, четвертый и пятый вьгходы блока синхронизации подключены к входу признака записи

25 третьего регистра, к входу признака чтения первого блока памяти, к входу установки в 0 третьего регистра и к тактовому входу второго блока вывода информации соответст30 венно, третий выход второго блока синхронизации подключен к входу признака записи пятого блока памяти, к входу признака загрузки канала таймера и к входу признака записи треть25 его блока памяти, с первого по четвертый выходы третьего блока синхронизации подключены к входу признака чтения третьего блока памяти, к входу признака чтения четвертого

49 блока памяти, второму входу второго элемента ИЛИ и к второму входу треть го элемента ИЛИ соответственно, выход второго элемента ИЛИ подключен к входу признака записи первого ре45 гистра.

Л 28

Фиг.4-