SU1432531A1

SU1432531A1 - Устройство дл отладки микроЭВМ

Info

Publication number: SU1432531A1
Application number: SU864115454A
Authority: SU
Inventors: Виктор Акопович Каустов; Ярослав Иванович Торошанко; Василий Степанович Погорелов; Раис Галеевич Нуриманов; Сергей Григорьевич Овраменко; Вячеслав Васильевич Вдовиченко
Original assignee: Предприятие П/Я А-1221
Priority date: 1986-09-08
Filing date: 1986-09-08
Publication date: 1988-10-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл настройки, отладки с пециализированных микроЭВМ. Целью изобретени вл етс уменьшение времени отладки. Устройство содержит регистр 1 адреса останова, блок 2 останова по адресу, блок 3 останова по обращению к стеку, блок 4 останова по признаку начала команды, элемент ИЛИ 5, группу схем 6 сравнени , регистр 7 зоны останова, первый элемент И 8, группу элементов ИЛИ 9, второй элемент И 10, блок 11 готовности. Изобретение позвол ет повысить эффективность и сократить сроки отладки за счет обеспечени адресного останова при обращении к определенной области пам ти. 5 ил. a $

Description

f2

(/)

С

/У- 272f

//

/3iwr-

Зв fiSfM/na. ff/Kfts/nojmt . Pue.i

Изобретение относитс к вычислительной технике л может быть использовано дл настройки, отладки и проверки работы специализированных мик- роЭВМ.

Цель изобретени - уменьшение времени отладки за счет обеспечени адресного останова при обращении к определенной области пам ти в зависи- мости от типа выполн емого цикла. I На фиг. 1 представлена функциона- I льна схема устройства; на фиг. 2 - 4 - схемы блоков адресного останова соответственно по обращению к пам ти или внешним устройствам, по обращению к стеку и по признаку начала команды; I на фиг. 5 - одна из возможных реали- ; заций схемы адресного останова по зо- :не пам ти.

1: Устройство дл отладки микроЭВМ (фиг. 1) содержит регистр 1 адреса I останова, блок 2 останова по адресу, ;блок 3 останова по обращению к стек- ; лу и блок А адреса останова по приз- наку начала команды, элемент ИЛИ 5, группу схем 6 сравнени , регистр 7 зоны адресов, первый злемент И 8, .; группу элемен-Гов ИЛИ 9, второй эле- мент И 10, блок 11 готовности, вход 12 адреса устройства, выходы отлаживаемой микроэвм: разрешени ввода 13, разрешени вывода 14, разрешени чтени пам ти 15, разрешени записи в ;пам ть 16, разрешени обращени к сте Iку 17, признака начала команды 18, (синхронизации микропроцессора 19, I тактового генератора 20; рход 21 готовности отлаживаемой микроЭВМ и входы устройства: вход 22 останова по адресу, вход 23 пуска, вход 24 задани режимов. Блоки 2 и 3 св заны между собой двусторонней шиной 25. Группа схем 6 сравнени содержит N элементов сравнени 6.1,...,6.1,..., 6.N-1, 6.N, где N - количество зон останова. Все разр ды регистра 1 адреса останова разделены на (N-1) групп, кажда i- группа содержит га- разр дов (т; 1.2,...,т.), при зтом N- группа содержит старшие разр ды регистра 1. Аналогично разделен на группы разр дов вход 12 адреса устройства . Выходы каждой i-й группы регистра 1 и входы 12 подключены к входам i-й схемы 6 сравнени . Группа элементов ИЛИ 9 содержит N-1 элементов ИЛИ 9.1,. . . ,9..i,... ,9.N-1, при этом первые входы каждого элемента ИЛИ 9.л

подключены к выходу схемы 6 сравнени 6.1 (J i).

Блок 2 останова по адресу (фиг.2) содержит первый режимный регистр 26, группу элементов И 27, элемент И 28 и элемент ИЛИ 29. Разр ды DO, D1, D2 и D3 режимного регистра 26 задают соответственно режимы адресного останова в циклах ввода, вывода, чтени пам ти и записи в пам ть.

Блок 3 останова по обращению к стеку (фиг. 3) содержит второй режимный регистр 30, группу элементов И 31 и элемент ИЛИ 32. Разр ды ВО и В1 второго режимного регистра 30 задают режимы адресного останова при обращении соответственно к стековой области пам ти и к пам ти, не вл -, ющейс стековой зоной.

Выходы ВО, B1,.D2 и D3 режимных регистров 30 образуют двустороннюю шину 25.

Блок 4 останова по признаку начала команды (фиг. 4) содержит третий режимный: регистр 33, группу элементов И 34 и элемент ИЛИ 35. Разр ды СО и С1 регистра 33 задают режимы адресного останова при чтении кода команды и чтени операндов команды.

Алгоритм функционировани блоков 2-4 представлен в виде логических функций F2, F3 и F4 соответственно. Сигналы, которые подаютс на входы этих блокрб с выходов отлаживаемой ч микроэвм, обозначены следующим образом: РВв - разрешение ввода (вход 13) РВыв - разрешение вывода (вход 14), РЧт - разрешение чтени пам ти (вход 15), РЗ - разрешение записи в пам ть (вход 16), РСт - разрешение обращени к стеку (вход 17), НК - признак начала команды (вход 18). Тогда логические функции F25 F3 и F4, описывающие работу блоков 2-4, имеют следующий вид:

F2 РВв ООУ РВыв П1 У P4Tj 2jJO Flv

РЗп-03 ВО В1У D6-DbD2 D3;(1

F3 РСт РЗп ОЗ BOV fcT P3n-D3-B1V

РСт РЧт П2 BOY РСт РЧт.02 В1; (2

F4 HK COV RK-CI.

(3)

Регистр 7 зоны адресов, группа . схем 6 сравнени , группа элементов ИЛИ 9 и второй элемент И 10 представл ют собой программированную схему

сравнени , обеспечивающую останов по определенной области пам ти. Единичный сигнал на выходе .1-го разр да регистра 7 обеспечивает адресный останов при обращении к пам ти, или внешним устройствам, адреса которых определены старшими j+l,...,Ы-й группами разр дов адреса, т.е., сигнал сравнени на выходе элемента И Ю не зависит от младших разр дов адреса, вход щих в группы 1, . .., j .

На фиг. 5 показан пример конкретной реализации программируемой схемы сравнени . Она состоит из четырех четырехразр дных схем 6,1, 6.2, 6.3 и 6.4 сравнени , трех двухвходовых элементов ИЛИ 9.1, 9.2 и 9.3, четыре входового элемента И 10 и трехразр дного регистра зоны адресов (показаны разр ды регистра АО-, А1 и А2) . Когда все разр ды регистра зоны адресов в нулевом состо нии, сравниваютс все 16 разр дов входных слов (режим непосредственного сравнени ). Если раз- 25 на входе 22 устройства, при по вле- р д АО регистра зоны адресов находит- нии на входе 12 кодов, принадлежащих

с в единичном состо нии, сравниваютс только старшие 12 разр дов входных слов и определ етс их принадлежность одной и той же 16-байтной зоне. При единичном состо нии разр да А1 и разр да А2 регистра зоны адресов определ етс принадлежность входных слов одной и той же 256-байтной и 4096-байтной зоне соответственно. Така организаци позвол ет организоват режимы останова по различным зонам адресов, причем размер зона задаетс оператором.

Устройство дл отладки микроЭВМ обеспечивает следующие аппаратные режимы отладки: общий останов по адресу либо зоне, останов по адресу либ зоне адресов при записи в ОЗУ микро- ЭВМ, при записи в стек, при записи в область ОЗУ, не вл ющуюс стеком; останов по адресу либо зоне адресов при чтении пам ти, при чтении стека, при чтении области пам ти, не вл ющейс стеком; останов по адресу либо зоне адресов при вводе информации из внешнего устройства, останов по адресу либо зоне адресов при выводе информации во внешнее устройство, останов по адресу либо зоне адресов при чтении кода команды, останов по адресу либо зоне адресов при чтении операндов команды, а также комбинации в Bbmie перечисленных режимов, шаговый

режим поциклового прохождени про:- раммы, шаговый режим Покомандного ппохождени программы.

Устройство дл отладки микроЭВМ в указанных вьш1е режимах работает следующим образом.

Общий режим останова по адресу производитс при установленных в ну-.

левое состо ние всех разр дов регистра 7 зоны адресов, первого 26, второго 30 и третьего 33 режимных регистров . При наличии высокого уровн на входе 22 устройства и при равенст-

ве адресов, приход щих на входы схем 6 сравнени из шины 12 адреса и регистра 1 адреса останова, единичный уровень по вл етс на первом входе блока 11, что ведет к по влению сигнала низкого уровн на входе 21 готовности отлаживаемой микроЭВМ, вызывающего ее останов. Общий останов по зоне адресов происходит при установке в единичное состо ние сигнала

0

5

0

одной зоне, определ емой установкой соответствующего разр да регистра 7 зоны адресов в единичное состо ние и при нулевом состо нии разр дов DO,...,D3 первого режимного регистра 26. При этом на все входы первого элемента И 8 поступаю.т сигналы высокого уровн , и первьй вход блока 11 готовности устанавливаетс в единичное состо ние, после чего по синхронизирующему сигналу в цепи 19 на выходе 21 .готовности По вл етс сигнал низкого уровн .

Останов по адресу либо зоне а,цре- сов при записи и нтении пам ти, запи си и чтении стека, записи и чтении областей пам ти, не вл ющейс стеком , вводе и выводе информации во

5 внешнее устройство производитс при по влении соответствующих одноименных сигналов на входах 13-17 и установленных в единичное состо ние соответствующих режиму останова разр Q дов первого 26 и второго 30 режимных регистров. При этом сигнал высокого- уровн поступает на второй вход первого элемента И 8 через элемент ИЛИ 9 с выходов блока 2 и (или) в соответс ствии с логическими выражени ми (1) и (2). Например, режим останова по зоне адресов при записи в пам ть, не вл ющуюс стеком, организовываетс путе1# установки в единичное состо ние сигнала на входе 22 устройства, разр дов D3 первого режимного регистра 26, В1 второго режимного регистра 30 и одного из разр дов регистра 7 зоны адресов, задающего требуемый размер зоны. На регистре 1 адреса останова устанавливаетс один из адресов интересующей зоны. При сравнении старших разр дов входа 12 адреса и регистра 1 адреса останова на первом входе первого элемента И 8 формируетс сигнал высокого уровн . В соответствии с выражением (2) выход блока 3

л ютс соответственно входами пуска, задани режимов, синхронизации, так- товым и признака начала команды устройства , выход блока готовности вл етс выходом останова устройства, отличающеес тем, что, с целью уменьшени времени отладки в . устройство введены блок останова по обращению к стеку, блок адреса останова по признаку начала команды, регистр зоны адресов, группа схем сравнени , группа элементов ИЛИ, второй элемент И, элемент ИЛИ, причем перF3 устанавливаетс в единичное состо- 15 вый, второй и третий входы блока ос ние и сигнал высокого уровн прихо- дит на второй вход первого элемента И 8; первый вход блока 11 готовности устанавливаетс в единичное состо - ни,, а на вхЬде 21 готовности отлаживаемой микроэвм устанавливаетс сигнал низкого уровн , по которому микроэвм переходит в режим ожидани (останова).

Режим останова по адресу либо по зоне адресов при чтении кода команды организовьшаетс установкой в единичное состо ние разр дов D3 первого режимного регистра 26 и третьего режимного регистра 33 и соответствующе установке регистров зоны адресов 7 и адреса останова 1.

Останов по адресу либо зоне адресов при чтении операндов команды достигаетс установкой в единичное состо ние разр дов D3 первого режимного регистра 26 и С1 третьего режимного регистра 33.

Claims

Формула изобретени

Устройство дл отладки микроЭВМ, содержащее блок останова по адресу, регистр адреса останова, блок готовности , первый элемент И, причем первый - четвертый входы блока останова по адресу соединены соответственно с выходами разрещени ввода,разрешени вы45 (, N-1, N - количество зон оста- нова) соединены с соответствующими входами второго элемента И, выход KOторого соединен с третьим входом первого элемента И, каждый i-й выход

вода,разрешени чтени и разрешени записи устройства, вход останова по адресу регистра зон останова соединен с устройства соединен с первым входом пер- (1+1)-ми входами всех элементов ИЛИ вого элемента И, выход которого сое- группы, блок останова по адресу через динен с первым входом блока готовнос- двустороннюю магистраль соединен с ти, второй - шестой входы которого в блоком останова по обращению к стеку.

л ютс соответственно входами пуска, задани режимов, синхронизации, так- товым и признака начала команды устройства , выход блока готовности вл етс выходом останова устройства, отличающеес тем, что, с целью уменьшени времени отладки в . устройство введены блок останова по обращению к стеку, блок адреса останова по признаку начала команды, регистр зоны адресов, группа схем сравнени , группа элементов ИЛИ, второй элемент И, элемент ИЛИ, причем первый , второй и третий входы блока останова по обращению к стеку вл ютс входами устройства и подключены со- ответственно к выходам разрешени обращени к стеку, разрешени записи

и разрещени чтени отслеживаемой микроэвм, выход блока ос.танова по обращению к стеку соединен с первым входом элемента ИЛИ, вход признака начала команды устройства соединен с

входом блока останова по признаку начала команды, выход которого соединен с вторым входом элемента ИЛИ, выход блока останова по адресу соединен с третьим входом элемента--ШШ, выход которого соединен с вторым входом первого элемента И, выход каждого разр да регистра адреса останова, соединен с первым входом соответствующей схемы сравнени группы, каждый адресньй вход устройства соединен с вторым входом соответствующей схемы сравнени группы, кажда схема сравнени группы, кроме схемы сравнени старших разр дов адреса группы, соединена

с входом соответствующего элемента ШШ группы, выход схемы сравнени старших разр дов адреса группы соединен с (i+1)-M входом второго элемента И, выходы i-x элементов ИЛИ группы

(, N-1, N - количество зон оста- нова) соединены с соответствующими входами второго элемента И, выход KOF- торого соединен с третьим входом первого элемента И, каждый i-й выход

регистра зон останова соединен с (1+1)-ми входами всех элементов ИЛИ группы, блок останова по адресу через двустороннюю магистраль соединен с блоком останова по обращению к стеку.

Шина 25

Фаг. 2

Шина 25

Фаг.

Фиг.Ч

Шина адреса 12

Фиг.5