SU1427573A1 - Binary code converter - Google Patents
Binary code converter Download PDFInfo
- Publication number
- SU1427573A1 SU1427573A1 SU874214570A SU4214570A SU1427573A1 SU 1427573 A1 SU1427573 A1 SU 1427573A1 SU 874214570 A SU874214570 A SU 874214570A SU 4214570 A SU4214570 A SU 4214570A SU 1427573 A1 SU1427573 A1 SU 1427573A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- converter
- input
- inputs
- elements
- outputs
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
Abstract
Изобретение относитс к вычислительной технике и предназначено дл использовани в .системах передачи и хранени информации. Цель изобретени - расширение области применени за счет преобразовани в код Фибоначчи . Поставленна цель достигаетс тем, что преобразователь двоичных кодов, содержащий элементы НЕ 5- 8, элементы И 9,10,13,15,16, элементы ИЛИ 11,12, содержит элемент ИСКПЮ- ЧАЮ1ЦЕЕ ИЛИ 14, элемент И 17 и элемент ИЛИ 18 с соответствующими св з ми. 1 табл., 1 ил.The invention relates to computing and is intended for use in information transmission and storage systems. The purpose of the invention is to expand the scope by converting it into a Fibonacci code. The goal is achieved by the fact that a binary code converter containing NOT 5-8 elements, AND 9,10,13,15,16 elements, OR elements 11,12, contains an ICLE element OR 14, an AND element 17 and an OR element 18 with appropriate communications. 1 tab., 1 Il.
Description
1142757311427573
Изобретение относитс к вычисли- I тельной технике-и может быть исполь- i зовано дл преобразовани двоичного кода в код Фибоначчи,The invention relates to a computing technique — and can be used to convert a binary code into a Fibonacci code,
Целью изобретени вл етс раснш- рение области применени за счет пре-, образовани в код Фибоначчи,The aim of the invention is to expand the field of application due to the pre-
На чертеже представлена схема преобразовател двоичного кода, QThe drawing shows a diagram of the binary code converter, Q
Преобразователь содержит выходы 1-4 разр дов преобразовател , элементы НЕ 5-8, элементы И 9 и 10, элементы ИЛИ 11 и 12, элемент И 13, элементThe converter contains outputs 1-4 bits of the converter, elements NOT 5-8, elements AND 9 and 10, elements OR 11 and 12, element And 13, element
чем первый и второй входы преобр вател соединены соответственно первыми входами первого и второг элементов И, вход первого разр д преобразовател соединен с первы дом третьего элемента И, выходы вого и второго элементов И соеди соответственно с первым и вторым Дами первого элемента ИЛИ, вход рого разр да преобразовател сое нен с первым входом четвертого э мента И, вход третьего разр да п разовател соединен с вторым вхоthan the first and second inputs of the converter are connected respectively to the first inputs of the first and second I elements, the input of the first converter bit is connected to the first house of the third element AND, the outputs of the second and second elements AND connect to the first and second Dami of the first element OR, respectively Yes, the converter is connected to the first input of the fourth element AND, the input of the third bit and the driver is connected to the second input.
ИСКЛЮЧАКЖЩЕ ИЛИ 14, элементы И 15-17, 5 второго элемента И, о т л и ч аEXCLUSIVELY OR 14, elements AND 15-17, 5 of the second element AND, O TL and H a
элемент ИЛИ 18, входы 19-21 разр дов преобразовател .element OR 18, inputs 19-21 bits of the converter.
Преобразователь предназначен дл преобразовани трехразр дного двоичного кода в п тиразр дный код Фибоначчи в соответствии с таблицей.The converter is designed to convert a three-digit binary code into a five-digit Fibonacci code in accordance with the table.
2020
щ и и с тем, что, с целью рас ни области применени за счет п образовани в код Фибоначчи, он держит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, тр элемент ИЛИ и шестой элемент И, при входы первого, второго и третьего р дов преобразовател соединены с вх соответствующих элементов НЕ, выхо которых соединены соответственно с рым и третьим входами первого элеме И и с третьим входом второго элемен входы второго и третьего разр до преобразовател соединены соотве венно с первым и вторым входами рого элемента ИЛИ, выход которог единен со вторым входом третьего мента И, выход которого и выход вого элемента ИЛИ вл ютс соотв венно выходами первого и втор ото р дов преобразовател , входы пер и третьего разр дов, которого сое ны соответственно с первым и вто входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ход которого соединен с первым в п того элемента И и через четвер элемент НЕ с вторым входом четве го элемента И, выход которого в с выходом третьего разр да прео зовател , выходы второго и перво элементов НЕ соединены cooтвeтcт о с вторым входом п того элемен И и с первым входом шестого элем та И, второй вход которого соеди с входом первого разр да преобра тел , выходы п того и шестого эл тов И соединены соответственно с вым и вторым входами третьего эл та ИЛИ, выход которого вл етс ходом четвертого разр да преобра тел , ,y and with the fact that, in order to expand the field of application due to the formation in the Fibonacci code, it holds the element EXCLUSIVE OR, the element OR and the sixth element AND, at the inputs of the first, second and third rows of the converter, are connected to the corresponding elements NOT whose output is connected respectively to the eye and the third inputs of the first element I and to the third input of the second element the inputs of the second and third bits to the converter are connected respectively to the first and second inputs of the OR element, the output of which is single with the second input of the third menu a AND, the output of which and the output element OR are respectively the outputs of the first and second transducer rows, the inputs of the first and third bits, which are associated respectively with the first and second inputs of the EXCLUSIVE OR element, are connected to the first in the fifth element AND through the fourth element is NOT with the second input of the fourth element AND, whose output is with the output of the third bit of the transmitter, the outputs of the second and first elements are NOT connected to the second input of the fifth element AND whose second entry connect to the input of the first bit of the converter, the outputs of the fifth and sixth gates And are connected respectively to the primary and the second inputs of the third element OR, the output of which is the course of the fourth section of the converters,
Младший разр д кода Фибоначчи в процессе преобразовани не формируетс , так как всегда равен нулю, The lowest bit of the Fibonacci code is not generated during the conversion process, since it is always zero
Полученный код «Фибоначчи, представлен в минимальной форме.The resulting Fibonacci code is presented in minimal form.
Преобразование п-разр дного двоичного числа в -г«п-разр дный непозици . Conversion of an n-bit binary number to -g n-bit non-position.
онный код Фибоначчи может быть выполнено с помощью группы из -г рассматриваемых преобразователей, на входы которых подаютс соответствующие группы разр дов двоичного числа, а с выходов снимаютс группы разр дов кода Фибоначчи,The Fibonacci code can be executed using a group of g-considered converters, to the inputs of which corresponding groups of binary number bits are supplied, and groups of Fibonacci code bits are taken from the outputs,
Преобразователь работает следующим образом.The Converter operates as follows.
На входы 19-21 преобразовател подаютс соответственно разр ды с весом 4, 2 и 1 двоичного кода. Через врем срабатывани преобразовател на его выходах 1-4 по вл ютс значени разр дов кода Фибоначчи соответственно с весами 5, 3, 2 и 1, Младший разр д кода Фибоначчи равен нулю,Discharges with a weight of 4, 2 and 1 binary code are supplied to the inputs 19-21 of the converter. After the operation time of the converter at its outputs 1-4, the Fibonacci code bits appear, respectively, with weights 5, 3, 2 and 1, the low order of the Fibonacci code is zero,
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU874214570A SU1427573A1 (en) | 1987-03-25 | 1987-03-25 | Binary code converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU874214570A SU1427573A1 (en) | 1987-03-25 | 1987-03-25 | Binary code converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1427573A1 true SU1427573A1 (en) | 1988-09-30 |
Family
ID=21292554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU874214570A SU1427573A1 (en) | 1987-03-25 | 1987-03-25 | Binary code converter |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1427573A1 (en) |
-
1987
- 1987-03-25 SU SU874214570A patent/SU1427573A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР 662933, кл. Н 03 М 7/02, 1976. Авторское свидетельство СССР № 771659, кп. Н 03 М 7/02, 1972. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3836908A (en) | Digital to analog converter | |
| NZ210858A (en) | Digital information transmission with code conversion to limit disparity | |
| EP0351788A3 (en) | Analog-to-digital converting system | |
| SU1427573A1 (en) | Binary code converter | |
| JPS5713813A (en) | Monolithic analog-to-digital converting circuit | |
| JPS56132023A (en) | Pcm and pwm converter | |
| SU1206960A1 (en) | Binary code-to-binary-coded decimal code converter | |
| SU1269271A1 (en) | Binary code-to-residual class system code converter | |
| SU1472897A1 (en) | Binary n-digit number comparator | |
| GB2149162A (en) | Fixed point to floating point conversion | |
| SU1164744A1 (en) | Method and device for logarithmic conversion of voltage to binary code | |
| RU1034519C (en) | Movement - code optronic converter | |
| SU1372625A1 (en) | Code converter | |
| SU1488967A1 (en) | Code converter | |
| SU1398103A1 (en) | Number positional shift-to-modular code converter | |
| JPS57129022A (en) | Analog-to-digital converter | |
| SU1200429A1 (en) | Device for converting number from residual class system code to position code | |
| SU1125621A1 (en) | Translator from binary system to residual class system | |
| SU1383500A1 (en) | Analog-to-digital parallel-series converter | |
| SU1102031A1 (en) | Analog-to-digital servo converter | |
| SU1429322A1 (en) | Binary code to modulo-k code converter | |
| SU1548782A1 (en) | Device for comparison of codes | |
| SU1277402A1 (en) | Binary code-to-binary coded decimal code converter | |
| SU591853A2 (en) | Code converter | |
| SU1396127A1 (en) | Variable a.c. voltage converter |