SU1418911A1 - Series-to-parallel code converter - Google Patents

Series-to-parallel code converter Download PDF

Info

Publication number
SU1418911A1
SU1418911A1 SU874182142A SU4182142A SU1418911A1 SU 1418911 A1 SU1418911 A1 SU 1418911A1 SU 874182142 A SU874182142 A SU 874182142A SU 4182142 A SU4182142 A SU 4182142A SU 1418911 A1 SU1418911 A1 SU 1418911A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
trigger
inputs
conversion
Prior art date
Application number
SU874182142A
Other languages
Russian (ru)
Inventor
Виктор Иванович Ковнир
Валерий Александрович Ходжаев
Original Assignee
Предприятие П/Я М-5537
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5537 filed Critical Предприятие П/Я М-5537
Priority to SU874182142A priority Critical patent/SU1418911A1/en
Application granted granted Critical
Publication of SU1418911A1 publication Critical patent/SU1418911A1/en

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

Изобретение относитс  к вычис лительной технике. Цель изобретени  - расширение функциональных возможностей преобразовател  последовательного кода в параллельный. Преобразователь последовательного кода в параллельный содержит контроллер 1, генератор 2 импульсов, канал 3 преобразовани , содержащий формирователь 4, регистр 5 сдвига, блоки 6-8 оперативной пам ти, триггеры 9-13, счетчики 14-17, элементы ИЛИ 18 и 19, элементы И 20-22, буферные регистры 23, 24, делитель 25 частоты, мультиплексор 26, преобразователь 27 бипол рного кода в унипол рный, элементы И-1ШИ 28 и 29, дегаифраторьГ 30, 31. 4 ил.The invention relates to computing technology. The purpose of the invention is to extend the functionality of a serial to parallel converter. The serial to parallel converter contains a controller 1, a generator of 2 pulses, a transformation channel 3 containing a driver 4, a shift register 5, blocks 6-8 of the RAM, triggers 9-13, counters 14-17, elements OR 18 and 19, elements And 20-22, buffer registers 23, 24, frequency divider 25, multiplexer 26, bipolar-to-unipolar code converter 27, unicorn elements 28 and 29, and GFD 30, 31. 4 ill.

Description

4four

00 00

Изобретение относитс  к в.ычисли- тельной технике и предназначено дл  использовани  в системах сбора и обработки информации с использованием преобразовани  бипол рного кода в па- раллельньлй.The invention relates to computer technology and is intended for use in information collection and processing systems using bipolar code-to-parallel conversion.

Цель из,обретени  - расширение функциональных возможностей устройства .The goal of the acquisition is to expand the functionality of the device.

На фиг. I изображена схема преобразовател  последовательного кода в параллельный; на фиг. 2-4 - временные диаграммы, по сн ющие работу преобразовател .FIG. I shows a diagram of a serial to parallel converter; in fig. 2–4 are timing diagrams explaining the operation of the converter.

Преобразователь последовательного кода в параллельный содержит (фиг.1) контроллер 1, генератор 2 импульсов, канал 3 преобразовани , содержащий формирователь 4, регистр 5 сдвига, блоки 6-8 оперативной пам ти (БОП), триггеры 9-13. счетчики 14-17, элементы ИЛИ 1 8, 1 9 , элементы И 20-22, буферные регистры 23 и 24, делитель 25The serial to parallel converter includes (FIG. 1) controller 1, a pulse generator 2, a conversion channel 3 comprising a driver 4, a shift register 5, memory blocks 6–8 (BOP), triggers 9–13. counters 14-17, elements OR 1 8, 1 9, elements AND 20-22, buffer registers 23 and 24, divisor 25

контроллера на блок В поступает команда разрешени  (фиг. 2г). На информационном входе блока 8 контроллера ус- танавливает признак записи, а именнсГ высокий потенциал, если адрес необходимо записать, и низкий потенциал, если нет (фиг. 2д). Таким образом по команде разрешени  в блоке 8 запиQ сьшаетс  информаци  о тех адресах, которые необходимо записать. После предварительной записи по команде Пуск, котора  поступает на второй вход канала 3 и далее на вход элемен5 та ИЛИ 18, устанавливаетс  триггер 11 и сбрасываетс  триггер 12 (фиг. 3). Высоким потенциалом с пр мого выхода триггера 11 устанавливаетс  запрещающий потенциал ни входе сброса счетчи0 ка 15, ас инверсного выхода триггера 11 устанавливаетс  разрешающий потенциал на входе сброса счетчика 16, т.е. этот счетчик включаетс  сигналом с пр мого выхода триггера 12,controller on block B receives the resolution command (Fig. 2d). At the information input of block 8, the controller sets the recording attribute, and the immersG has a high potential if the address needs to be written down, and a low potential if not (Fig. 2e). Thus, the resolution command in block 8 of recording records information about the addresses that need to be written. After pre-recording by the Start command, which goes to the second input of channel 3 and then to the input of the element OR 18, the trigger 11 is set and the trigger 12 is reset (Fig. 3). A high potential from the direct output of the trigger 11 establishes the inhibitory potential or the reset input of the counter 15, the ac inverse output of the trigger 11 sets the enable potential at the reset input of the counter 16, i.e. this counter is activated by a signal from the direct output of trigger 12,

частоты, мультиплексор 26 и преобра- 25 устанавливаетс  разрешающий потенциал зователь 27 бипол рного кода в унипо- на дешифраторах 30 и 31 (фиг. Зг). л рный, элементы И-ИЛИ 28 и 29, деВходом канала преобразовани   вл етс  вход преобразовател  27. С его первого выхода поступает последова- 30 тельный унипол рный код, а с второ-| го - последовательность синхроимпульсов . Тридцатидвухразр дные слова унипол рного кода разделены паузами. Формирователь, обнаружив паузу, форшифраторы 30 и 31.frequency, multiplexer 26 and converter 25 establishes the resolving potential of the recipient 27 of the bipolar code in the unison of the decoders 30 and 31 (Fig. 3g). i-OR, elements AND-OR 28 and 29, the input of the conversion channel is the input of converter 27. From its first output, a sequential unipolar code comes in, and from a second | go - a sequence of clock pulses. The 32-bit words of the unipolar code are separated by pauses. Shaper, finding a pause, forshiftyory 30 and 31.

Преобразователь работает следующим образом.The Converter operates as follows.

При включении питани  запускаетс  генератор 2 и на выходах делител  25 частоты начинаетс  отсчет времени. С выхода делител  25 на выходе данныхWhen the power is turned on, generator 2 is started up and a time countdown begins at the outputs of frequency divider 25. From the output of divider 25 at the data output

блока 7, подключенного к входу кана- - мирует синхроимпульсы и со своего ла 3, устанавливаетс  код, метка те-unit 7, connected to the input of the channel, synchronizes the pulses and, from its la 3, a code is set, the label of the

кущего времени. Контроллер 1 по коман- де предварительной записи (фиг. 2а), котора  поступает на вход канала 3, устанавливает триггер 12 в первое до состо ние (фиг. 2б), на выходе триггера 12 устанавливаетс  потенциал, который  вл етс  разрешающим дл  первого элемента И элемента 28 и первого элемента И элемента 29. Этим же по- д теициапом второй адресный вход А мультиплексора 26, к которому подключен дес тый выход контроллера, переключаетс  на выход и таким образом данные с выхода контроллера 1 уста- навливаютс  на адресном входе блока 8. Кроме того, устанавливаетс  запрещающий потенциал на стробирующих входах дешифраторов 30 и 31. С шестого управл ющего входа канала 3, подклю- ченного к четвертому выходу контроллера через элемент И-ИЛИ 29, на входе выбора режима блока 8 устанавливаетс  режим записи (фиг. 2в). С выходаtilting time. The controller 1 according to the pre-recording command (Fig. 2a), which is fed to the input of channel 3, sets trigger 12 to the first to the state (Fig. 2b), at the output of trigger 12 a potential is set that is resolving for the first AND element element 28 and the first element AND element 29. By the same token, the second address input A of multiplexer 26, to which the controller's tenth output is connected, is switched to the output and thus data from the output of controller 1 is set at the address input of block 8. In addition, it is established the inhibitory potential at the gate inputs of the decoders 30 and 31. From the sixth control input of channel 3 connected to the fourth output of the controller via the AND-OR 29 element, a recording mode is set at the mode select input of block 8 (Fig. 2c). From the exit

выхода посылает их на счетный вход регистра 5 сдвига.output sends them to the counting input of the register 5 shift.

На информационный вход регистр сдвига поступает последовательный унипол рный код, который по мере ступлени  синхроимпульсов выставл с  на выходе регистра 5 сдвига и д лее на входе блока 6. Восемь разр дов адреса данных из тридцатидвух IAt the information input, the shift register receives a consecutive unipolar code, which, as the clock pulses go, exited at the output of the shift register 5 and more at the input of block 6. Eight data address bits from thirty-two I

разр дного слова поступают на пер вый адресный вход мульитппексора который потенциалом с пр мого вых триггера 12 переключаетс  на выход устанавливаетс  на адресном входе блока 8. Инверсный выход триггера устанавливает раэрешаюошй потенци на входе второго элемента И элеме 29. По приходе тридцать второго си ро1 мпульса на вход счетчика 14 (фиг. За), которые поступают с фо мировател  4, с его выхода поступа импульс, который устанавливает три гер 10. На (фиг. Зб) пр мом выходе триггера 10 устанавливаетс  высокиthe discharge word is sent to the first multi-texxor address input which is switched from the potential of the direct trigger 12 to the output set at the address input of the block 8. The inverse trigger output sets the raero potential at the input of the second element AND element 29. Upon the arrival of the thirty-second one, the pulse the input of the counter 14 (Fig. 3a), which comes from the generator 4, from its output of the input an impulse that sets three ger 10. In (Fig. 3B) the direct output of the trigger 10 is set high

устанавливаетс  разрешающий потенциал на дешифраторах 30 и 31 (фиг. Зг). the resolving potential is established on the decoders 30 and 31 (Fig. 3g).

Входом канала преобразовани   вл етс  вход преобразовател  27. С его первого выхода поступает последова- тельный унипол рный код, а с второ-| го - последовательность синхроимпульсов . Тридцатидвухразр дные слова унипол рного кода разделены паузами. Формирователь, обнаружив паузу, формирует синхроимпульсы и со своего The input of the conversion channel is the input of converter 27. From its first output, a consecutive unipolar code arrives, and from the second, | go - a sequence of clock pulses. The 32-bit words of the unipolar code are separated by pauses. The shaper, having found a pause, forms sync pulses and from its

выхода посылает их на счетный вход регистра 5 сдвига.output sends them to the counting input of the register 5 shift.

На информационный вход регистра 5 сдвига поступает последовательный унипол рный код, который по мере поступлени  синхроимпульсов выставл етс  на выходе регистра 5 сдвига и далее на входе блока 6. Восемь разр дов адреса данных из тридцатидвух- IThe sequential unipolar code enters the information input of the shift register 5, which, as the clock pulses arrive, is set at the output of the shift register 5 and then at the input of block 6. The eight data address bits from thirty-two I

разр дного слова поступают на первый адресный вход мульитппексора 26, который потенциалом с пр мого выхода триггера 12 переключаетс  на выход и устанавливаетс  на адресном входе блока 8. Инверсный выход триггера 12 устанавливает раэрешаюошй потенциал на входе второго элемента И элемента 29. По приходе тридцать второго синх- ро1 мпульса на вход счетчика 14 (фиг. За), которые поступают с формировател  4, с его выхода поступает импульс, который устанавливает триггер 10. На (фиг. Зб) пр мом выходе триггера 10 устанавливаетс  высокийof the bit word is sent to the first address input of the multi-hex detector 26, which by potential from the direct output of the trigger 12 switches to the output and is set at the address input of the block 8. The inverse output of the trigger 12 sets the same potential at the input of the second element AND element 29. On the arrival of the thirty second - po1 pulse to the input of the counter 14 (fig. Za), which comes from the imaging device 4, from its output a pulse arrives which sets the trigger 10. In (fig. 3B) the direct output of the trigger 10 is set to high

3 . 143 14

потенциал, который поступает на вход элемента И 22. На второй вход элемента И 22 поступает частота с генератора 2. По приходе потенциала с дес того выхода импульсы начинают поступать на вход счетчика 16, с выхода счетчика , поступа  на вход дешифратора 31 (фиг. Зв), включают его первый выход. Импульс с первого выхода дешифратора устанавливает триггер 9. Пр мой выход триггера 9 устанавливает потенциал, определ ющий режим записи на входах режима блоков 6 и 7 (фиг. Зг). На их адресных входах устанавливаетс  адрес с выхода счетчика 17 (фиг. Зг), физический адрес на счетчик 17 устанавливаетс  с седьмого выхода контроллера, подключенного к дев тому входу канала 3. Команда записи адреса поступает с выхода контроллера, подключенного к дес то 1у входу канала 3.the potential that arrives at the input of the element And 22. The second input of the element And 22 receives the frequency from the generator 2. Upon the arrival of the potential from the tenth output, the pulses start to flow to the input of the counter 16, from the output of the counter, to the input of the decoder 31 (Fig. Sv ) include his first exit. The impulse from the first output of the decoder sets the trigger 9. Direct output of the trigger 9 sets the potential that determines the recording mode at the inputs of the mode of blocks 6 and 7 (Fig. 3g). At their address inputs, the address is set from the output of the counter 17 (FIG. 3g), the physical address to the counter 17 is set from the seventh output of the controller connected to the ninth input of channel 3. The command for writing the address comes from the output of the controller connected to the tenth first channel input 3

Потенциал с инверсного выхода триггера 9 через элемент 29 поступает на вход режима блока 8 (фиг. Зд), уста- навлива  на этом входе режим считывани , -Второй импульс со счетчика 16 включает второй выход дешифратора 31 (фиг. Зв). Импульс со второго выхода дешифратора, поступа  на вход уста- новкн триггера 13, взводит его. Инверсный выход триггера 13 через второй элемент 28 подключен в режиме записи к входу разрешени  блока 8. Импульс с второго выхода дешифратора формирует передний фронт сигнала разрешени  дл  блока В (фиг. Зж). Третий импульс с выхода дешифратора 31 поступает на второй вход элемента 20. К этому времени с выхода блока 8 при- ходит признак записи данных, записанный предварительно в блок 8. В случае , если признак записи адреса обозначен высоким уровнем, импульс проходит на выход элемента 20 и далее че- рез элемент 19 на .вход разрешени  блоков 6 и 7 (фиг. 3,4). Таким образом производитс  запись данных в блок 6 и врем  записи э блок 7. Импульс с четвертого выхода дешифратора 31 поступает на счетный вход +1 счетчика 17 и устанавливает на его выходе следующий адрес. Этим же импульсом сбрасываетс  триггер 13 и формируетс  задний фронт сигнала разрешени  на входе разрешени  блока В (фиг.3.ж,в). П тый импульс со счетчика 16 включает п тый выход дешифратора 31. Импульс с этого выхода поступает на вход сброThe potential from the inverted output of the trigger 9 through the element 29 enters the input of the mode of the block 8 (Fig. Back), sets the read mode at this input, the second pulse from the counter 16 turns on the second output of the decoder 31 (fig. Sv). The impulse from the second output of the decoder, arriving at the input of the installations of the trigger 13, cocks it. The inverse output of the flip-flop 13 through the second element 28 is connected in recording mode to the input of the block 8. An impulse from the second output of the decoder forms the leading edge of the resolution signal for the block B (Fig. Зж). The third pulse from the output of the decoder 31 is fed to the second input of the element 20. By this time, the output of block 8 receives the sign of data recording, recorded previously in block 8. In case the sign of address writing is indicated by a high level, the pulse passes to the output of element 20 and then through element 19 on the resolution input of blocks 6 and 7 (Fig. 3.4). Thus, data is recorded in block 6 and the time of recording is block 7. The pulse from the fourth output of the decoder 31 is fed to the counting input +1 of the counter 17 and sets the next address at its output. The same pulse resets the flip-flop 13 and forms the falling edge of the resolution signal at the resolution B input of the block B (Fig. 3.c). The fifth pulse from counter 16 turns on the fifth output of the decoder 31. The pulse from this output goes to the reset input

5 о о g g 5 o o g g

5five

00

11 411 4

са триггера 10 и сбрасьшает его (фиг. Зб).Sa trigger 10 and clears it (Fig. 3b).

На его пр мом выходе формируетс  потенциал, который запрещает прохождение частоты на вход элемента И 22. Процесс записи тридцатидвухразр дного слова закончен./At its direct output, a potential is formed that prohibits the passage of the frequency to the input of the element And 22. The recording process of the thirty-two-bit word is completed.

Команда считьгоани  поступает на вход элемента ИЛИ 18 с дев того управл ющего выхода контроллера, подключенного к одиннадцатому входу канала 3, и на вход сброса триггеров 11 и 12.The schitgoan command arrives at the input of the element OR 18 from the ninth control output of the controller connected to the eleventh input of channel 3, and to the reset input of the trigger 11 and 12.

Потенциал с пр мого выхода триггера 11 поступает на вход сброса счетчика 15 и разрешает его работу, в то врем  как с инверсного выхода запрещает работу счетчика 16. С выхода элемента ИЛИ 18 импульс поступает на вход сброса триггера 12. В результате на пр мом выходе триггера устанавливаетс  потенциал, который, поступа  на вход стробировани  дешифраторов 30 и 31, разрешает их работу. Кроме того, команда считьшани  включает инверсный выход триггера 9 (фиг. 4а). Потенциал с инверсного выхода триггера 9 г оступает на первый вход элемента 21 и разрешает прохождение частоты с его второго входа на выход. На пр мом выходе триггера 9 устанавливаетс  потенциал, определ ющий режим считывани  дл  блокор 6 и 7. С выхода элемента И 21 импульсы поступают на вход счетчика 15. Первый импульс с выхода этого счетчика включает первый выход дешифратора 30 (фиг. 46). Импулье с этого выхода поступает на первый вход разрешени  буферного регистра 23 и подключает шестнадцать выходных шин этого регистра к входу контролера,одновременно с этим поступа  ни вход элемента ИЛИ 19 и далее с его выхода на входы разрешени  блоков 6 и 7. Информаци , записанна  по адресу,.установленному на счетчике 17, устанавливаетс  на вьтходах блоков 6 и 7 и таким образом шестнадцать первых разр дов подключаютс  к входу контроллера 1 (фиг. 4в).The potential from the direct output of the trigger 11 is fed to the reset input of counter 15 and enables it to work, while from the inverse output prohibits the operation of the counter 16. From the output of the OR 18 element, the pulse goes to the reset input of the trigger 12. As a result, the forward trigger output a potential is established which, upon entry to the gate of the decoders 30 and 31, allows their operation. In addition, the command to switch off switches on the inverse output of the trigger 9 (Fig. 4a). The potential from the inverse trigger output 9 g comes to the first input of the element 21 and allows the passage of the frequency from its second input to the output. The potential output of the trigger 9 for blocker 6 and 7 is set at the direct output of the trigger 9. From the output of the element 21, pulses are fed to the input of the counter 15. The first pulse from the output of this counter turns on the first output of the decoder 30 (Fig. 46). The impulse from this output enters the first input of the resolution of the buffer register 23 and connects sixteen output buses of this register to the input of the controller, simultaneously with the input of the element OR 19 and then from its output to the resolution inputs of blocks 6 and 7. The information recorded at installed on the counter 17 is installed on the inputs of blocks 6 and 7 and thus the sixteen first bits are connected to the input of the controller 1 (Fig. 4c).

Второй импульс с счетчика 15 включает второй выход дешифратора 30. Импульс с этого выхода включает второй вход разрешени  буферного регистра 23, подключа  вторые шестнадцать разр дов к входу контроллера и отключа The second pulse from counter 15 enables the second output of the decoder 30. The pulse from this output turns on the second enable input of the buffer register 23, connecting the second sixteen bits to the controller input and disconnecting

5151

первые. Этим же импульсом информаци  оп ть считываетс  из блоков 6 и 7. Вторые шестнадцать разр дов тридцатидвухразр дного слова поступают на вход контроллера. Третий импульс со счетчика 15 включает третий вход дешифратора . Импульс с этого выхода поступает на вход разрешени  буферного регистра 24, подключает шестнадцать его выходных разр дов к входу конт- роллера I, отключа  остальные выходы буферного регистра 23. Этот же импульс с выхода блока 19 считьгаает информацию из блока 7 на вход контг роллера.the first. By the same impulse, the information is again read from blocks 6 and 7. The second sixteen bits of the thirty-two bit word arrive at the input of the controller. The third pulse from counter 15 turns on the third input of the decoder. The pulse from this output goes to the input of the resolution of the buffer register 24, connects sixteen of its output bits to the input of the controller I, disconnecting the remaining outputs of the buffer register 23. This same pulse from the output of block 19 counts the information from block 7 to the input of the roller.

Четвертый импульс с дешифратора 3 устанавливает на выходе счетчика 17 следующий адрес. П тый импульс с де- пшфратора 30, поступа  на счетный вход триггера 9 сбрасьшает его. Таким образом считывание слова заканчиваетс .The fourth pulse from the decoder 3 sets the output of the counter 17 to the following address. Fifth impulse from derailleur 30, arriving at the counting input of trigger 9, resets it. Thus, the reading of the word is completed.

Claims (1)

Формулаи зобретени Formula and Acquisition Преобразователь последовательного кода в параллельный, содержащий контроллер , генератор импульсов и в каждом из каналов преобразовани  - первый блок оперативной пам ти, первый - четвертый триггеры, первый и второй счетчики, элементы И, элементы ИЛИ и первый буферный регистр, инверсный выход первого триггера соединен с первым входом первого элемента И, второй вход которого  вл етс  первым входом канала преобразовани , пр мой выход второго триггера соединен с первым входом второго элемента И, первый вход первого элемента ИЛИ  вл етс  вторым входом канала преобразовани , выход генератора импульсов и первый выход контроллера соединены с первыми и вторыми выходами всех каналов преобразовани  соответственно, отличающийс  тем, что, с целью расширени  функциональных возможностей преобразовател  за счет обеспечени  прив зки выходной информации к шкале реального рремени, в него введены делитель частоты и в каждый канал преобразовани  - преобразователь бипол рного кода в унипол рный, формирователь импульсов регистра, второй и третий блоки оперативной пам ти, п тый триггер, третий и четвертый счетчики, элементы И-ИЛИ, де шифрато- ры и мультиплексор, вход делител The serial to parallel converter contains a controller, a pulse generator and in each of the conversion channels - the first RAM block, the first - the fourth trigger, the first and second counters, the AND elements, the OR elements and the first buffer register, the inverse output of the first trigger is connected to the first input of the first element AND, the second input of which is the first input of the conversion channel, the direct output of the second trigger is connected to the first input of the second element AND, the first input of the first element OR is W The first input of the conversion channel, the output of the pulse generator and the first output of the controller are connected to the first and second outputs of all conversion channels, respectively, characterized in that, in order to expand the functionality of the converter by providing the output information to be linked to the real-time scale, a divider is introduced into it frequencies and into each channel of the conversion - converter of the bipolar code into the unipolar, register pulse shaper, the second and third blocks of the RAM, the fifth trigger ep, third and fourth counters, AND-OR elements, de-encryptors and multiplexer, divider input 116116 частоты подключен к выходу генератора импульсов, выход - к третьим входам каналов преобразовани , в котором выход первого элемента ИЛИ соединен с входом сброса третьего триггера , пр мой выход которого соединен с объединенными первыми входами первых элементов И первого и второго элементов И-ИЛИ, объединенными синхровхо- дами первого и второго регистров и входом переключени  адресных входов мультиплексора, выход мультиплексора соединен с адресным входом первогоthe frequency is connected to the output of the pulse generator, the output to the third inputs of the conversion channels, in which the output of the first element OR is connected to the reset input of the third trigger, the direct output of which is connected to the combined first inputs of the first elements AND of the first and second elements AND-OR, combined synchronous - Dami of the first and second registers and the switching input of the address inputs of the multiplexer, the output of the multiplexer is connected to the address input of the first блока оперативной пам ти, информационный вход которого  вл етс  четвертым входом канала преобразовани , выход первого блока оперативной пам ти соединен с первым входом третьего элемента И, вторые входы первых элементов И первого и второго элементов И-ИЛИ  вл ютс  соответственно п тым и шестым входами канала преобразовани , вход установки третьего триггера  вл етс  седьмым входом канала преобра зовани , инверсный вход третьего триггера соединен с объединенными первыми входами вторых элементов И первого и второго элементов И-ИПИ,a RAM block whose information input is the fourth input of the conversion channel, the output of the first RAM block is connected to the first input of the third AND element, the second inputs of the first AND elements of the first and second AND AND elements are respectively the fifth and sixth channel inputs conversion, the installation of the third trigger is the seventh input of the transformation channel, the inverse input of the third trigger is connected to the combined first inputs of the second And elements of the first and second I-IPI elements, выходы которых соединены соответственно первым и вторым входами выбора режима первого блока оперативной пам ти , первый выход преобразовани  бипол рного кода в унипол рт)1Й соединен с первым входом формировател  импульсов, второй выход преобразовател  бипол рного кода в унипол рный соединен с вторым входом формировател  импульсов и первым входом регистра сдвига, второй вход которого объединен с первым входом первого счетчика и соединен с выходом формировател  импульсов, первый вход третьего и второй вход первого счетчиковthe outputs of which are connected respectively to the first and second inputs of the mode selection of the first RAM block, the first output of the bipolar code conversion to unipol pt) 1J is connected to the first input of the pulse generator, the second output of the bipolar code to unipolar converter is connected to the second input of the pulse generator and the first input of the shift register, the second input of which is combined with the first input of the first counter and connected to the output of the pulse shaper, the first input of the third and the second input of the first counter объединены с третьим входом регистра сдвига и  вл ютс  восьмым входом канала преобразовани , второй и третий входы третьего счетчика  вл ютс  соответственно дев тым и дес тым входами канала преобразовани , выход регистра сдвига соединен с первым адресным входом мультиплексора и информационным входом второго блока оперативной пам ти, адресный вход которого объединен с адресным входом третьего блока оперативной пам ти и соединен с вьгходом третьего счетчика , второй вход второго элемента И подключен к первому входу канала преобразовани , выход второго элемента И соединен с первым входом второго счетчика, выход которого соединен с информационным входом первого дешифратора , первый, второй, третий выходы которого соединены соответственно с входом установки первого триггера, входом установки четвертого триггера вторым входом третьего элемента И, четвертый выход первого дешифратора соединен с входом сброса четвертого триггера и четвертым входом третьего счетчика, п тый выход дешифратораcombined with the third input of the shift register and are the eighth input of the conversion channel, the second and third inputs of the third counter are respectively the ninth and tenth inputs of the conversion channel, the output of the shift register is connected to the first address input of the multiplexer and the information input of the second memory block, the address input of which is combined with the address input of the third memory block and connected to the input of the third counter, the second input of the second element AND is connected to the first input of the channel The output, the second element And is connected to the first input of the second counter, the output of which is connected to the information input of the first decoder, the first, second, third outputs of which are connected respectively to the installation input of the first trigger, the installation input of the fourth trigger, the second input the decoder is connected to the reset input of the fourth trigger and the fourth input of the third counter, the fifth output of the decoder соединен с входом сброса второго триг-15 дом синхронизации первого триггера.connected to the reset input of the second trigger-15 synchronization house of the first trigger. гера, вход установки которого соединен с выходом первого счетчика, инверсный выход четвертого триггера соединен с вторым входом второго элемента И первого элемента И-ИЛИ, вто- 20 рой вход второго элемента И второго элемента И-ИЛИ подключен к инверсному выходу первого триггера, входы сброса первого и п того триггеров и второйgera, the installation input of which is connected to the output of the first counter, the inverse output of the fourth trigger is connected to the second input of the second element AND of the first AND-OR element, the second 20 input of the second element AND the second element AND-OR is connected to the inverse output of the first trigger, reset inputs first and fifth trigger and second вход первого элемента ИЛИ объединены 25 тьего блока оперативной пам ти  вл етс  третьим входом канала преобразовани , выход третьего блока оперативной пам ти соединен с вторым входом второго буферного регистра, входthe input of the first element OR is combined by the 25th RAM block is the third input of the conversion channel; the output of the third RAM block is connected to the second input of the second buffer register, the input инверсный выходы п того триггера сое- 30 преобразовател  бипол рного кода вinverse outputs of the first trigger of the converter of the bipolar code converter to и  вл ютс  одиннадцатым входом канала преобразовани , вход установки п того триггера подключен к первому входу первого элемента ИЛИ, пр мой иand are the eleventh input of the conversion channel, the setup input of the fifth trigger is connected to the first input of the first OR element, forward and динены с входами сброса соответственно четвертого и второго счетчиков, выход второго счетчика соединен с информационным входом второго дешифра- тора, выход первого элемента И соединен со счетным входом четвертого счет шка, первый и второй выходы второго блока оперативной пам ти соединены соответственно с первым и вторьм входами первого буферного регистра, первый и второй выходы которого и выход второго буферного регистра объе dinene with the reset inputs of the fourth and second counters, the output of the second counter is connected to the information input of the second decoder, the output of the first element I is connected to the counting input of the fourth account of the scale, the first and second outputs of the second RAM block are connected respectively to the first and second inputs the first buffer register, the first and second outputs of which and the output of the second buffer register volume динены и  вл ютс  выходом канала преобразовани , первый и второй выходы второго дешифратора соединены соответственно с первым и вторым входами второго элемента ИЛИ и пр мым и четвертым входами первого буферного регистра , третий выход второго дешифратора соединен с третьим входом второго элемента ИЛИ и с первым входом второго буферного регистра, четвертый и п тый выходы второго дешифратора соединены соответственно с п тым входом третьего счетчика и вховыход третьего элемента И соединен с четвертым входом второго элемента ИЛИ, выход которого соединен с первыми входами выбора режима второго и третьего блоков оперативной пам ти, пр мой выход первого триггера соединен с вторыми входами выбора режима второго и третьего блоков оперативной пам ти, информационный вход треунипол рный  вл етс  двенадцатым входом канала преобразовани , второй адресный вход мультиплексора  вл етс  тринадцатым входом канала преобразовани , выходы всех каналов преобразовани  объединены и подключены к входу контроллера, второй - дев тый выходы которого соединены с п тым, одиннадцатым, дев тым, тринадцатым,and the first and second outputs of the second decoder are connected respectively to the first and second inputs of the second OR element and the forward and fourth inputs of the first buffer register, the third output of the second decoder is connected to the third input of the second OR element, and the first input of the second the buffer register, the fourth and fifth outputs of the second decoder are connected respectively to the fifth input of the third counter and the input of the third element AND is connected to the fourth input of the second element OR, the output Which is connected to the first inputs of the mode selection of the second and third RAM blocks, the direct output of the first trigger is connected to the second inputs of the mode selection of the second and third RAM blocks, the information input is triple input of the transformation channel, the second address input of the multiplexer is the thirteenth input of the conversion channel, the outputs of all the conversion channels are combined and connected to the controller input, the second to the ninth outputs of which are connected to the fifth, eleventh, ninth, thirteenth, четвертым, дес тым, восьмым и дев тым входами каналов преобразовани  соответственно .the fourth, tenth, eighth, and ninth inputs of the conversion channels, respectively. 5five , , 66 - .З - .З
SU874182142A 1987-01-13 1987-01-13 Series-to-parallel code converter SU1418911A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874182142A SU1418911A1 (en) 1987-01-13 1987-01-13 Series-to-parallel code converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874182142A SU1418911A1 (en) 1987-01-13 1987-01-13 Series-to-parallel code converter

Publications (1)

Publication Number Publication Date
SU1418911A1 true SU1418911A1 (en) 1988-08-23

Family

ID=21280762

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874182142A SU1418911A1 (en) 1987-01-13 1987-01-13 Series-to-parallel code converter

Country Status (1)

Country Link
SU (1) SU1418911A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1231613, кл. Н 03 М 9/00, 1984. *

Similar Documents

Publication Publication Date Title
SU1418911A1 (en) Series-to-parallel code converter
SU1591025A1 (en) Device for gc sampling of memory units
SU1606972A1 (en) Device for sorting data
SU1273935A1 (en) Information output device
RU2018942C1 (en) Device for interfacing users with computer
SU1474592A1 (en) Device for processing signals of multi-channel programmer-timer
SU1649553A1 (en) Device of analog information input
SU1336019A1 (en) Device for setting data into computer channel
SU1287254A1 (en) Programmable pulse generator
SU1226619A1 (en) Pulse sequence generator
SU1649531A1 (en) Number searcher
SU915292A1 (en) Device for selection of information channels
SU1622934A1 (en) Selector of pulse trains
SU1727118A1 (en) Device for information input
RU1833874C (en) Priority device
SU1474851A1 (en) Pulse-time code decoder
SU826325A1 (en) Multichannel clock pulse shaper
SU1751859A1 (en) Multichannel converter of series-to-parallel code
SU903964A1 (en) Device for reproducing two-frequency digital information
SU1129723A1 (en) Device for forming pulse sequences
SU1200272A1 (en) Information input device
SU1753475A1 (en) Apparatus for checking digital devices
SU1285460A1 (en) Information output device
SU1589288A1 (en) Device for executing logic operations
SU1238092A1 (en) Information input device