SU1418717A1

SU1418717A1 - Многоканальное устройство приоритета

Info

Publication number: SU1418717A1
Application number: SU874193254A
Authority: SU
Inventors: Леонид Вольфович Друзь; Юрий Петрович Рукоданов
Original assignee: Предприятие П/Я А-3706
Priority date: 1987-02-09
Filing date: 1987-02-09
Publication date: 1988-08-23

Abstract

Изобретение относитс к цифровой технике и может быть использовано дл организации доступа к коллективно используемому ресурсу. Целью изобре- тени вл етс повышение достовер(ности распределени сигналов запросов, поступающих по случайному закону. Многоканальное устройство приоритета содержит регистр 7, N элементов И первой группы, (N-1) элементов ИЛИ 4 первой группы, N элементов И 5 второй группы, (N-J) элементов ИЛИ 6 второй группы и первую 2 и вторую 3 группы элементов Задержки. При поступлении группы входных сигналов сигнал наибольшего приоритета блокирует на врем своего действи остальные сигналы через триггеры 7 и последовательные цепи элементов ИЛИ 4 и 6. Причем блокирующие сигналы подаютс на входы соответствующих элементов И 5, 1. 1 ил. &amp;

Description

9-1

ff-n

Изобретение относитс к цифровой вычислительной технике и может быть :использовано дл организации доступа 1к коллективно используемому ресурсу, Целью изобретени вл етс цовьте- ние достоверности распредел-ени сигналов запросов, поступающих по случай ному закону.

На чертеже приведена схема устрой- ства.

Устройство содержит элементы И J -, группы, элементы 2,3 задержки,первой Ч второй групп, элементы ИЛИ 4 группы, . элементы И 5 группы, элементы ИЛИ 6 труппы, регистр 7, группу входов 8, группу выходов 9 устройства..

Каждый предьщущий вход устройства имеет более высокий приоритет по от- :ношение к последующим входам, наивысгший приоритет имеет вход 8-1, ; Устройство работает следующим об- I разом,;

При .отсутствии запросов на вх,о дах 8 устройства, на выходах 9 присут ствуют нулевые потенциалы и все элементы И 5 подготовлены к открьшанию нулевыми уровн ми сигналов с выходов соответствующих элементов ИЛИ 6, При поступлении сигнала ,на вход 8-1 пер- вый разр д регистра 7 устанавливаетс в единичное состо ние по переднему фронту тактового импульса, открьшаёт- с элемент И 5-J и сигнал .с его выхода проходит на выход 9-J устройства, на инверсньй вход элемента И 4-1 и через последовательную цепь элементов ИЛИ 4-J,4-2 на инверсные входы всех. последующих элементов И J-2 -(nf-J), закрыва эти элементы И, Таким обра- зом, блокируютс цепи всех последующих , входных сигналов, имеющих более низкий приоритет. Такое состо ние уст ройства удерживаетс во .все врем действи сигнала на входе 8-J, При поступлении в это врем сигналов на выходы 8, а затем 8-3 в соответствующих тактах устанавливаютс в единичное состо ние второй и третий разр ды регистра 7 и открываютс элементы И 5-2, 5-3, Сигнал с выхода элемента И 5-2 через элемент ИЛИ 4-J удерживает в закрытом состо нии все последующие элементы И J-2,,,,1-(п-1) и подготавливает к открыва нию эле- мент И 1-1. Кроме того, этот сигнал через элементы 2-1 и 3-1 задержки подаетс на соответствующие входы элементов И 1-1 и ИЛИ 4-1. Наличие элемента 2iзадержки в цепи одного из входов каждого из элементов И 1 обеспечивает задержку его выходного сигнала на врем Т1 относительно сигнала , действующего с выхода элемента 5, при закрывании каждого элемента И 1 эта задержка не действует и врем выходного сигнала в этом случае определ етс только временем задержки Тэ самого элемента И J. Наличие элемента 3 задержки в цепи одного из входов каждого элемента ИЛИ 4 обеспечивает -задержку его выходного сигнала на врем Т2 после сн ти сигнала, действующего на выходе соответствующего элемента И 5, при открьюании каждого элемента ИЛИ 4 эта задержка не действует и врем задержки выходного сигнала в этом случае определ етс только временам задержки Тэ самого элемента ИЛИ 4. Величины за-; держки Т1, Т2 выбираютс из соотношени Т2, TlvT3 (2п-3), где п - число входов устройства. Сигнал на выходе 8-3 проходит через элемент И. 5-3, подготавливает к открьшанию элемент И J-2 . и -через элемент ИЛИ 4-2 продолжает удерживать в закрытом состо нии все последующие элементы И 1-3, И J-Cn-l), После сн ти сигнала на входе 8-1 в соответствующем такте сбрасьшаетс первый разр д регистра 7, снимаетс сигнал с выхода элемента И 5-1 и запрещающий сигнал с нн версного входа элемента И 1-1, Приоритет на выход иэ сигналов на входах 8-2 и 8-3 получает сигнал 8-2, который приходит с выхода элемента И 5-2 .через элемент И 1- на выход 9-2 устройства. Кроме того, .сигнал с выхода элемента И 1-1 через элемент ИЛИ 6-1 закрывает предыдущий элемент И 5-1, блокиру тем самым цепь входа сигнала 8-J,

При одновременном поступлении на входы устройст.ва нескольких сигналов например на входы 8-2 и 8-3, разр ды 2 и 3 регистра 7 устанавливаютс в единичное состо ние по переднему фронту одного и того же тактового импульса . При этом одновременно формируютс сигналы на выходах элементов И 5-2 и 5-3, которые подаютс на входы соответствующих элементов И1-1 и 1-2. Однако эти элементы И 1-J и 1-2 могут открытьс только с за,- держкой, определ емой элементами 2-1 и 2-2, При этом сигнал с выхода эле3 4 87

ента И 5-2 через элемент ИЛИ А- блокирует инверсный вход элемента 1-2, сигнал 8-3 и все последующие сигналы. Таким образом, из двух сиг- g налов 8-2 и 8-3, поступивших одновре- менно, приоритет на выход получает сигнал 8-2,,имеющий более высокий приоритет . Если во врем действи сигнаа 8-2 на входы 8-1 и 8-2 поступают ю сигналы, то сигнал 8-1 не проходит через элемент И 5-1, который через элемент ИЛИ 6-1 закрыт сигналом с выхода элемента И 1-1, После, сн ти сигнала 8-2 закрываетс элемент И 1-1, 15 однако элемент ИЛИ 4-1 остаетс открытым на врем действи элемента 3-1 задержки. При этом продолжает блокироватьс цепь сигнала 8-3, а с элемента И через элемент ИЛИ 6-1 сни-20 Маетс сигнал блокировки. Приоритет

на выход получает сигнал 8-J.

Таким образом, каждый входной сигнал , получивший разрешение на выход., блокирует во врем своего действи 25 все предыдущие и последующие сигналы, а по окончании его действи приоритет на выход получает -сигнал, имеющий больший приоритет из сигналов, поступивших во врем действи данного сИг- 30 нала..

Claims

Формула изобретени

Многоканальное устройство приори-.. тета, содержащее N-разр дный регистр, 35 (N- число запросных входов устройста , (N-1) элементов И первой группы (N-2) элементов ИЛИ первой группы, ервый пр мой и инверсньй входы первого элемента И первой группы соеди- 40 нен соответственно с первым и вторым входами первого элемента ИЛИ первой группы, первый пр мой в ход каждого К-го элемента И первой группы (, N-J) соединен с первым входом К-го 45

элемента ИЛИ первой группы, выход каждого М-го элемента ИЛИ первой группы (, N-3) соединен синверс- ным входом (М+1)-го элемента И первой группы и вторым входом (М+1)-го 50 элемента ИЛИ первой группы, выход (N-2)-го элемента ИЛИ п ервой группы

17-

соединен с инверсным входом (N-l)-ro элемента И первой группы, о т л и - чающеес тем, что, с целью повышени достоверности распределени сигналов запросов, поступающих по случайному закону, в него введены (N-1) элементов И второй группы, (N-2) элементов ИЛИ второй группы, перва и втора группы элементов задержки, регистр выполнен на D-триггерах,-D-вхо- ды которого вл ютс запросными входами устройства, а С-вход регистра соединен с тактовым входом устройст- ва, j-й разр д выхода регистра (j l, N-) соединен с пр мым входом j-ro элемента И второй группы, N-Й разр д выхода регистра соединен непосредственно с первым пр мым входом и через (N-I )-й элемент задержки первой группы - с вторым пр мым входом (N-l)-ro элемента И первой группы, выход первого элемента И второй, группы вл етс первым выходом устройства и соединен с инверсным входом первого элемента И первой группы, выход j-ro эле- мента И второй группы (, N-1) соединен непосредственно с первым пр мым входом и через (1-1)-й элемент задержки первой группы - с вторым пр мым выходом (i-J)-ro элемента И первой группы и через (1-1)-й элемент задержки второй группы - с третьим входом (i-l)-ro элемента ИЛИ первой группы, выход каждого F-ro элемента И первой группы (, N-2) вл етс (F+1)-M выходом устройства и соединен с пе-рвым входом F-.ro элемента .ИЛИ второй группы, выход (N-l)-ro элемента И первой

группы соединен с N-M выходом устройства и инверсным входом (N-l)-ro эле- мента И второй группы и вторым входом (N-2)-ro элемента ИЛИ второй группы выход каждого К-го элемента ИЛИ второй группы соединен с вторым входом (К-1 )-го элемента ИЛИ второй группы и инверсным входом К-го элемента И второй группы, выход первого элемента ИЛИ второй группы соединен с инверсным входом первого элемента И второй группы.