SU1414332A3

SU1414332A3 - Устройство фазовой компенсации эхосигнала (его варианты)

Info

Publication number: SU1414332A3
Application number: SU823463653A
Authority: SU
Inventors: Мари Колен Де Вердьер Жан-Марк; Рене Ланглуа Патрик; Мари Макши Одиль
Original assignee: Сосьете Аноним Де Телекоммюникасьон (Фирма)
Priority date: 1981-07-09
Filing date: 1982-07-06
Publication date: 1988-07-30
Also published as: JPS5817735A; FI822436L; ES8305172A1; CA1194953A; DK307782A; NO157679C; FI822436A0; JPS644699B2; ES513728A0; HU186079B; FI73553B; EP0070236B1; FR2509552A1; DE3262044D1; NO822375L; FI73553C; EP0070236A1; NO157679B; FR2509552B1

Abstract

Изобретение относитс к электросв зи . Цель изобретени - обеспечение фазовой компенсации эхосигнала при расширении диапазона сдвига частот в канале св зи. Приведены два варианта устройства. Устр-во содержит умножители 1 и 3, селектор 2 мнимой части комплексного сигнала, посто нный запоминающий блок 4, сумматор 5, регистр 6 сдвига, дополнительный сумматор 7, фазовое звено 8 второго пор дка . Звено 8 содержит умножители 9 и 13, посто нные запоминающие блоки (ПЗБ) 10 и 14, сумматоры 11 и 15, регистры 12 и 16 сдвига. По 2-му варианту устр-во вместо звена 8 содержит фазовое звено 3-го пор дка, состо щее из 3-х умножителей, 3-х ПЗБ, 3-х сумматоров, 3-х регистров сдвига . 2 с,п. ф-лы, 3 ил. сг

Description

1

оо со iNd

ы

Фи. 7

Изобратение относитс к электросв зи и может использоватьс в эхо- компенсаторах устройств преобразовани сигналов, предназначенных дл работы по двухпроводным каналам св зи , дл восстановлени фазы дхосигна ла.

Целью изобретени вл етс обеспеЧение фазовой компенсации эхосигнала При расширении диапазона сдвига час- froT в канапе св зи.

; На фиг. 1 и 2 представлены струк- гурные электрические схемы соответ- Ьтвенно первого и второго вариантов {устройства фазовой компенсации эхоси нала; на фиг. 3 - графическое изображение разложени фазы входного сиг ала на составл юпще величины фаз и„и И„.

Первый вариант устройства фазовой Компенсации зхосигнала содержит пер- Ььй умножитель 1, селектор 2 мнимой kacTK комплексного сигнала, второй тмножитель 3, посто нный запоминаю- |1щй блок 4, сумматор 5, регистр 6 Ьдвига, дополнительный сумматор 7, |Ьазовое звено 8 второго пор дка. Фазовое звено 8 второго пор дка содержит первый умножитель 9, первьш посто нный запоминающий блок 10, пер 13ЫЙ сумматор 11, первый регистр 12 сдвига, второй умножитель 13, второй иосто нньй запоминающий блок 14, вто )ой сз матор 15, второй регистр 16 :двига.

: Второй вариант устройства фазовой |сомпенсации эхосигнала содержит пер- Йьй умножитель 17, селектор 18 мни- йой части комплексного сигнала, вто- рой умножитель 19, посто нньй запоминающий блок 20, сзгмматор 21, регистр 22 сдвига, дополнительный сум- матор 23, фазовое звено 24 третьего пор дка. .

Фазовое звено 24 третьего пор дка Содержит первый умножитель 25, пер- вьй запоглинающий блок 26, первый Сумматор 27, второй регистр 28 сдвига , третий умножитель 29, третий посто нный запоминающий блок 30, второй сумматор 31, третий регистр 32 сдвига, второй умножитель 33, второй Досто нный запоминающий блок 34, третий сумматор 35, первый регистр 36 Сдвига.

Устройство фазовой компенсации Фхосигнала работает следующим образом .

Устройство.по существу состоит из системы фазовой компенсации дл медленных флуктуации фазы U входного сигнала и систем фазовой компенсации дл быстрых флуктуации фазы W входного сигнала. Как показано на фиг.З, медленные флуктуации фазы U, представл ют среднюю величину фазы, тогда как быстрые флуктуации фазы W вл ютс относительно небольшими изменени ми около этой средней величины фазы .

Система фазовой компенсации щл быстрых флуктуации фазы W|i (представл юща собой фазовое звено первого пор дка) включает (фиг. 1 и 2) пер- вьй умножитель 1 (17), селектор 2 (18), второй умножитель 3 (19), посто нньй запоминающий блок 4 (20), сумматор 5 (21), регистр 6 (22).

Входной сигнал 6{ (эхосигнал, вы- деленньй из принимаемого сигнала данных) перемножаетс в первом умножителе 1(17) на сигнал е„ (сигнал данных, полученньй путем вычитани из принимаемого сигнала данных выделенного эхосигнала 6„)

Селектор 2 (18) вьщел ет мнимую часть комплексного сигнала ..,

ЦП

поступающего с выхода первого умножител 1 (17). При этом вькодной . сигнал селектора 2 (18) имеет вид

dW« 1(е„6).

Выходной сигнал селектора 2 (18) перемножаетс во втором умножителе 3 (19) на константу oi , сигнал которой поступает с выхода посто нного запоминающего блока 4 (20) . .

В сумматоре 5 (21) происходит сложение текущего выходного сигнала dWn ftilm(e,6) второго умножител 3 (19) на его сигнал dW, , предшествующий указанному вьше сигналу на период дискретизации Т. Фаза ©„сигнала , поступаннцего с выхода сумматора 5 (21)J представл ет собой величину фазового изменени эхосигнала дл соответствующего момента пТ дискрети- зации согласно известной оценке первого пор дка, котора выражаетс соотношением

,-5+а0и,

где & - значение фазы дл предшествующего момента дискретизации; d ©и - изменение фазы.

314

Система фазовой компенсации дл медленных флуктуации фазы U, представлена в первом и втором вариантах устройства фазовой компенсации эхосиг нала соответственно фазовым звеном 8 второго пор дка и фазовым звеном 24 третьего пор дка.

Фазовое звено 24 состоит из перво

го умножител 25 величины dW на Q изводит сложение этой величины dW

константу S/Tl, соответственно выбранную и извлеченную из первого запоминающего блока 26. Сигнал (S/T)dW подаетс с выхода первого умножител 25 на вход первого сумматЬра 27, с выхода которого вьщаетс сигнал dF, . На второй вход первого сумматора 27 поступает сигнал dFj , предшествующего момента дискретизации (п-1)Т, который содержитс во втором регистре 28, задерживающем на врем дискретизации Т. Сигнал dFrt-( умножаетс на коэффициент 1- в третьем умножителе 29. Константа 1-fi выбираетс из третьего посто нного запоминающего блока 30.

Сигнал dF затем подаетс на первый вход второго сумматора 31, вход - щего в цепь, котора осуществл ет

с величиной W

образуемой в пре

15

И 1

шествующий момент дискретизации и сохран емой посредством регистра 2 задерживающего на врем Т.

Сигнал Wp,таким образом, реализуетс согласно градиентному алгор му W W,,,+dW,,, где dW .

Таким образом, согласно изобрет нию отслеживание медленных изменен 20 фазы реализуют посредством фазовог звена третьего пор дка, тогда как отслеживание быстрых изменений фаз релиазуетс посредством фазового з на первого пор дка.

25

Выбор констант oi ,p,S дает ко промисс между скоростью оценки изм нени частоты и допустимым ухудшен ем при отсутствии изменени частот в эхосигнале. Однако обычно выбира ftf- больше f .

30

Выбор констант oi ,p,S дает компромисс между скоростью оценки изменени частоты и допустимым ухудшением при отсутствии изменени частоты в эхосигнале. Однако обычно выбирают ftf- больше f .

фильтрование, определ емое выражением .

F, F.,+ dF.

На второй вход второго сумматора 31 поступает сигнал Р„., содержащийс в регистре 32, задерживающем на врем Т дискретизации.

Сигнал 7. , полученный на выходе второго сумматора 31, подаетс на второй умножитель 33, которьш умножает его на величину Т, равную периоду 0 дискретизации, полученному из второго посто нного запоминающего блока 34, (Выход второго умножител 33 соединен с входом третьего cyi aTopa 35, с выхода которого поступают сигналы, соответствующие медленным флуктуаци м фазы Up. На второй вход третьего сумнатора 35 поступает сигнал U с выf хода первого регистра 36, задерживаю- При этом фазовое звено 8 вл етс

щего на врем Т дискретизации. В Ре- 50 менее сложным по сравнению с фазовым зультате осуществл етс фильтрование , определ емое вьфажением

При ( система фазовой компенсации дл медленных флуктуации фазы 35 вл етс фазовым звеном второго пор дка , алгоритм которого составл ет

W W,,

dW flil(5«ej;

.,

,,-b(/T)dW,

где -U| представл ет фазовьй сигнал в результате подавлени фильтрованием величины dFj .Как показано на 45 фиг. 1, на первый вход первого сумматора 11 поступает сигнал (j5i/T)dW, :1 оторый складываетс с F,, вьщавае- мым первым регистром 12 через врем Т

звеном 24 за счет исключегш цепи последнего, состо щей из первого сумматора 27, второго регистра 28, третьего умножител 29 и третьего посто нного запоминающего блока 30. Дл фазового звена 8 второго пор дка значени величин eL и в посто нном режиме составл ют соответственно 10 2-1СГ и 10 -10 2.

Un Un-,

+ TF

n

Составл юща U,выдаваема третьим сумматором 35, подаетс на вход дополнительного сумматора 23, где она складываетс с другой составл ющей Wj, соответствующей быстрым флуктуаци м . Дополнительный сумматор 23 вырабатывает , таким образом, сигнал с фазой 0ц оцененной дл дискрета п.

Составл юща W,присутствующа на втором входе дополнительного сумматора 23, получаетс также на основе увеличени dW, но посредством простого фильтровани . Эта величина clW подаетс на сумматор 21, которьм прос величиной W

образуемой в пред5

И 1

шествующий момент дискретизации и сохран емой посредством регистра 22, задерживающего на врем Т.

Сигнал Wp,таким образом, реализуетс согласно градиентному алгоритму W W,,,+dW,,, где dW . ).

Таким образом, согласно изобретению отслеживание медленных изменений 0 фазы реализуют посредством фазового звена третьего пор дка, тогда как отслеживание быстрых изменений фазы релиазуетс посредством фазового звена первого пор дка.

25

При этом фазовое звено 8 вл етс

При ( система фазовой компенсации дл медленных флуктуации фазы вл етс фазовым звеном второго пор дка , алгоритм которого составл ет

W W,,

dW flil(5«ej;

.,

,,-b(/T)dW,

где -U| представл ет фазовьй сигнал в результате подавлени фильтрованием величины dFj .Как показано на фиг. 1, на первый вход первого сумматора 11 поступает сигнал (j5i/T)dW, :1 оторый складываетс с F,, вьщавае- мым первым регистром 12 через врем Т

менее сложным по сравнению с фазовым

Необходимо, чтобы коэффициент g был меньше d , чтобы получить интегрирование и удовлетворительную точность оценки изменени частот эхо- сигнала. Наоборот, если слишком мало, врем , необходимое дл получе- йи хорошей оценки изменени часто- |гы будет слишком большим. Дл очень малых величин оценка изменени kacTOTbi не получаетс так быстро. Йри этом качество одновременной дву- Йаправленной передачи ухудшаетс .

формула изобретени

1. Устройство фазовой компенсации фхосигнала, содержащее последователь йо соединенные цервьш з нонштель, фелектор мнимой части комплексного фигнала, второй умножитель, сумматор и регистр сдвига, а также посто нный Запоминающий блок, выход которого йодсоединен к второму входу второго умножител , выход регистра сдвига фодсоединен к второму входу суммато- lj)a, причем, первый и второй входы пер умно жител вл ютс соответст- енно первым и вторым входами устройства , отличающеес i eM, что, с целью обеспечени фазо- зюй компенсации эхосигнала при рас- иирении диапазона сдвига частот в ка св зи, в него введены последовательно соединенные фазовое звено второго пор дка и дополнительньш сумматор , выход которого вл етс выхо- Йом устройства, при этом выход сумма фора подсоединен к второг у входу до- Йолнительного сумматора, а вход фа- Зового звена второго пор дка подключен к выходу второго умножител , фичем фазовое звено второго пор д- -ка состоит из последовательно соединенных первого умножител , первого. сумматора, второго умножител и второго сумматора, а также первого и второго посто нных запоминаюнщх блоков и первого и второго регистров сдвига, входы которых подключены Соответственно к выходам первого и второго сумматоров, выходы перво- li o и второго регистров сдвига подсоединены к вторым входам первого и ззторого сумматоров, а выходы первого и второго посто нных запоминающих бл ков подсоединены соответственно-к первому входу первого умножител и

второму входу второгб умножител , при этом вход первого умножител и выход второго сумматора вл ютс соответственно входом и выходом фазового звена второго пор дка.

. 2., Устройство фазовой компенсации эхосигнала, содержащее последовательно соединенный первьш умножитель, селектор мнимой части комплексного сигнала , второй умножитель, сумматор и регистр сдвига, а также посто нный запоминающий блок, выход которого под-( соединен к второму входу второго умножител , выход регистра сдвига подсоединен к второму входу сумматора, причем первый и второй входы первого умножител вл ютс соответственно первым и вторым входами устройства.

отличающеес

тем, что.

0 5 о д

U

с целью обеспечени фазовой компенсации эхосигнала при расширении диапазона сдвига частот в канале св зи, в него введены последовательно.соединенные фазовое звено третьего пор дка и дополнительный сумматор, выход которого вл етс выходом устройства, при этом выход сумматора подсоединен к второму входу дополните.пьного сумматора , а вход фазового звена третьего пор дка подключен к выходу второго згмножител , причем фазовое звено третьего пор дка состоит из последовательно соединенных первого умножител , первого сумматора, второго сумматора , второго умножител , третьего сумматора и первого регистра сдвига, последовательно соединенных второго регистра сдвига и третьего умножител , выход которого подсоединен к второму входу первого сумматора, а также первого, второго и третьего посто нных запоминающих блоков и третьего регистра сдвига, вход и выход которого подключены соответственно к выходу и второму входу второго сумматора, выход первого регистра сдвига подсоединен к второму входу третьего сумматора , а выходы первого, второго и третьего посто нных запоминающих блоко1з подсоединены соответственно . к входу первого умножител и вторым . входам второго и третьего умножителей , при этом второй вход первого умножител и выход третьего сумматора вл ютс соответственно входом и выходом фазового звена третьего пор дка.

w. e/2

0П

фиг.З

Wn

Claims

формула изобретения^

1. Устройство фазовой компенсации Зхосигнала, содержащее последовательно соединенные первый умножитель, фелектор мнимой части комплексного 20 фигнала, второй умножитель, сумматор й регистр сдвига, а также постоянный Запоминающий блок, выход которого Подсоединен к второму входу второго умножителя, выход регистра сдвига 25 подсоединен к второму входу сумматора, причем.первый и второй входы первого умножителя являются соответственно первым и вторым входами устройства, отличающееся βθ рем, что, с целью обеспечения фазовой компенсации эхосигнала при расширении диапазона сдвига частот в канале связи, в него введены последовательно соединенные фазовое звено Второго порядка и дополнительный сумматор, выход которого является выходом устройства, при этом выход сумматора подсоединен к второму входу дополнительного сумматора, а вход фаЗового звена второго порядка подключен к выходу второго умножителя, причем фазовое звено второго поряд•ка состоит из последовательно соединенных первого умножителя, первого. сумматора, второго умножителя и второго сумматора, а также первого и Второго постоянных запоминающих блоков и первого и второго регистров сдвига, входы которых подключены

5и Соответственно к выходам первого и второго сумматоров, выходы первого и второго регистров сдвига подсоединены к вторым входам первого и Второго сумматоров, а выходы первого и второго постоянных запоминающих бло-^·³ков подсоединены соответственно к первому входу первого умножителя и второму входу второго умножителя, при этом вход первого умножителя и I выход второго сумматора являются соответственно входом и выходом фазового звена второго порядка.
2<, Устройство фазовой компенсации эхосигнала, содержащее последовательно соединенный первый умножитель, селектор мнимой части комплексного сигнала, второй умножитель, сумматор и регистр сдвига, а также постоянный запоминающий блок, выход которого под-;

..соединен к второму входу второго умножителя, выход регистра сдвига подсоединен к второму входу сумматора, причем первый и второй входы первого умножителя являются соответственно первым и вторым входами устройства, отличающееся тем, что, с целью обеспечения фазовой компенсации эхосигнала при расширении диапазона сдвига частот в канале связи, в него введены последовательно.соединенные фазовое звено третьего порядка и дополнительный сумматор, выход которого является выходом устройства, при этом выход сумматора подсоединен к второму входу дополнительного сумматора, а вход фазового звена третьего порядка подключен к выходу второго умножителя, причем фазовое звено третьего порядка состоит из последовательно соединенных первого умножителя, первого сумматора, второго сумматора, второго умножителя, третьего сумматора и первого регистра сдвига, последовательно соединенных второго регистра сдвига и третьего умножителя, выход которого подсоединен к второму входу первого сумматора, а также первого, второго и третьего постоянных запоминающих блоков и третьего регистра сдвига, вход и выход которого подключены соответственно к выходу и второму входу второго сумматора, выход первого регистра сдвига подсоединен к второму входу третьего сумматора, а выходы первого, второго и третьего постоянных запоминающих 6ποκοί? подсоединены соответственно ·. к входу первого умножителя и вторым . входам второго и третьего умножителей, при этом второй вход первого умножителя и выход третьего сумматора являются соответственно входом и выходом фазового звена третьего порядка.

dMfa en фиг.2