SU1399809A1 - Устройство дл вывода графической информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и автоматике и может быть использовано дл  вывода графической информации из ЭВМ. Цель изобретени  - повьпиение быстродействи  устройства - достигаетс  введением счетчика 2 адреса, одновибра- торов 8 и 9 и соответствующих функциональных св зей, а также выполнением распределител  4 импульсов. В состав распределител  импульсов вход т сдвигающий регистр, дешифратор, две групш элементов И, шесть элементов И и три триггера. Изобретение позвол ет выполн ть маскирование, перестановку и размножение частей изображени  путем указани  адресов модификации, за счет чего повьшаетс. быстродействие устройства при вьшоде графической информации. 1 з.п. ф-лы, 3 ил. с $ (Л

Description

00

со

(О

00 о ;о

iO // 12 15 сраг.

Изобретение относитс  к вычислительной технике и автоматике и мо се быть использовано дл  вывода графической информации из ЭВМ.

Цель изобретени  - повышение бысродействи  устройства.

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - структурна  схема распределител  импульсов; на фиг, 3 - структурна  схема блока синхронизации.

Устройство содержит блок 1 ти, счетчик 2 адреса, модул ционный блок 3, распределитель 4 импульсов, блок 5 синхронизации, коьп утатор 6 адреса, телевизионный индикатор 7, первый одновибратор 8, второй одно-вибратор 9. Позици ми 10, 11, 12 и 13 обозначены соответственно выход, управл ющий вход, адресные входы, информационные входы устройства.

Распределитель 4 импульсов содер ,жит сдвигающий регистр 14, дешифратор 15, первый триггер 16, первьш элемент И 17, второй элемент И 18, первую группу элементов И 19, вторую группу элементов И 20, четвертый элемент И 21, шестой элемент И 22, третий элемент И 23, третий триггер 24, второй триггер 25, п тый элемент И 26.

Блок синхронизации содерж1гг генератор 27 импульсов, счетчик 28 точек счетчик 29 строк, блок дешифраторов 30, четвертый 31, п тый 32, шестой 33, седьмой 34 триггеры, аналогоньй сумматор 35.

Устройство работает следуютцим образом.

Генератор 27 импульсов вырабатывает тактовые импульсы высокой частоты , соответствующей требуемой дискретизации растра экрана по горизонтали , которые поступают на вход счетчика 28 точек. Коэффициент пересчета счетчика 28 точек соответствует телевизионному стандарту длительности строчной развертки. Сигнал с выхода старшего разр да счетчика 28 точек поступает на вход счетчика 29 строк, который осуществл ет пересчет строк изображений в кадре и имеет период пересчета, соответствующий длител,ности кадровой развертки. Выбор разрешающей способности экрана происходит посредством использора- ни  ВЫХОДИ} старших раур дов счетчика 28 точек и счетчика 29 строк дл 

5

0

выделени  видимого хода луча и сигналов синхр(1низации строчной и кадровой разверток соответственно. ( этой . целью сигналы с выходов старших

разр дов счетчика 28 точек и счетчика 29 строк поступают на входа) блока дешифраторов 30, который формирует сигналы строчного си}1хроимпульса,

О выдаваемого четвертьм триггером 31, строчной защитной полосы, выдаваемой п тым триггером 32, кадрового синхроимпульса , выдаваемого шестым триггером 33, кадровой защитой полосы, выдаваемой седьмым триггером 34. Сиг- на.га; строчного синхроимпульса, строчной защитной полосы, кадрового синхроимпульса и клдрово защитной полосы поступают соответственно с выходов четвертого триггера 31 п того триггера 32, шестого триггера 33 и седьмого триггера 34 на входы ана.1юго- вого cy fмaтopa 3j, на выходе которого вырабатываютс  импульсы, соответ5 ствующие требуемой дискретизации

растра экрана телевизионного индика- гора 7 ы управ.а 1ош,ие разверткой пос- леднв ч:). Тактовые импульсы, вырабатываемые генератором 27 импульсов,

, поступают также н  так юньй сдвигового регистра 14 и дешифратора 15, Младшие разр ды сче 1чнка 28 точек поступшот на входы дешифратора 15., а такл(е на входы первой группы элементоп И 19 и второй группы эле5 ментов И 20, С 1гналы строчной защитной полосы с выхода п того триггера 32 поступают на входы первого 8 и второго 9 одновибраторов. Сигналы кадровой защитной полосы с выхода седь0 мого триггера 34 сбрасывают в О

счетчик адреса 2 и удерживают последний в нулевом состо нии О в течение всей кадровой защитной полосы. I

, В блоке 1 пам ти каждой точке соответствует один бит, кодирующий ее  ркость. При этом координаты изображени , записанного в блоке 1 пам ти , образуют поле математических координат, размерностью по горизонтали NX точек и по вертикали N точек с началом координат в нижнем левом углу. Разр дность слова блока 1 пам ти равн етс  d, где d удовлет- 5 пор ет условию

0

1 log 1(-- .NV

ч- 1) N,

Объем же блока N,

1 пам ти составл ет + 1) слов (предполагаетс , что делитс  на d нацело). Считывание

(d

NV .

слов ИЗ блока 1 пам ти организовано так, что на видимом ходе строки счи- тьшаетс  слов, а ( +)-е слово считьшаетс  сразу же после окончани  видимого хода строки и его содержимое  вл етс  адресом модификации , определ ющим с какого адреса начнетс  считывание слов в следующей строке. Дл  этого адрес модификации на обратном ходе строки перепи- сьгоаетс  в счетчик 2 адреса. Установка в О счетчика 2 адреса производитс  сигналом кадропого гас щего импульса, поступающего на первый вход счетчика 2 адреса. Задним же фронтом импульса записи, поступающего с выхода второго одновибратора 9, который так же, как и первый одновиб- ратор 8, запускаетс  сигналом строчного гас щего импульса, в счетчик 2 адреса заноситс  адрес модификации. Изменение адресов в счетчике 2 адреса осуществл етс  импульсами конца цикла блока 1 пам ти, поступающими с

Временна  диаграмма цикла загаюи информации реализуетс  следующим образом. Адрес записываемого слова

J- по шинам 12 поступает на вторые

входы коммутатора 6 адреса, а информационное слово по шинам 13 поступает на информационные входы блока 1 пам ти. По сигналу Требование за10 писи, поступающему по шине 11 в

распределитель 4 импульсов, устанав- Л1-таетс  в 1 третий триггер 24. С приходом на тактовьй вход второго триггера 25 -строба выделени  цикла

15 последний устанавливаетс  в 1 и сбрасьтает в О третий триггер 24. Так как на выходе третьего триггера 24 устанавливаетс  О, то следую- щий строб выделени  цикла сбрасьгеа20 ет в О второй триггер 25. Выделен- ньш на выходе второго триггера 25 импульс, проход  через п тый элемент 26 И, разрешает формирование на третьем элементе 23 И сигнала Конец

25 обмена, постгупающего по шине 10 в ЭВМ, и прохождение через четвертый элемент 21 И сигнала записи, который , поступа  на вход записи блока 1 пам ти, производит запись слова.

первого выхода дешифратора 15 на так- зо Сигнал цикла считьшани  (Ny/d -ь 1)-го

товый вход счетчика 2 адреса. Выходы счетчика 2 адреса  вл ютс  адресами считьшани  слов из блока 1 пам ти . Формирование временной диаграм- сы записи и считьшани  слов дл  блока 1 пам ти осуществл ет распределитель |4 импульсов. Происходит это следующим образом. В режиме считывани  информации из блока 1 пам ти распределитель 4 импульсов формирует временную диаграмму цикла считьгаани  и управл ет работой модул ционного блока 3. Сигналы временной диаграммы цикла считывани  формируютс  на выходах

разр дов сдвигового регистра 14, который в течение цикла считывани  поII А (I

I 1

35

40

45

разр дно вьщвигает

а в конце

слова с адресом модификации после окончани  видимого хода строки формируетс  первым одновибратором 8. Если сигнал Требование записи приходит перед началом этого цикла, то сигнал с выхода первого одновибратора 8, поступа  на первые входы п того 26 и шестого 22 элементов И, блокирует запись на ближайший цикл так, чтобы сначала прошло считьтание адреса модификации из ( + 1)-го слова , а затем уже прошел цикл записи слова в блок 1 пам ти. Тем самым предотвращаетс  сбой в развертке изображени , вызванный неправильным заданием адреса модификации при совпадении по времени циклов записи

цикла сбрасьгоаетс  в О сигналом с выхода дешифратора 15, который выра- бытает временную последовательность импульсов на прот жении цикла считывани . Этим же сигналом окончани  цикла перебрасьтаетс  первый триггер 16, который определ ет, на какой регистр и мультиплексор модул ционного блока поступают сигналь) записи с выходов первого 17 и второго 18 элементов И и сигналы управлени  мультиплексорами с выходов первой 19 и второй 20 групп элементов И.

Временна  диаграмма цикла загаюи информации реализуетс  следующим образом. Адрес записываемого слова

по шинам 12 поступает на вторые

входы коммутатора 6 адреса, а информационное слово по шинам 13 поступает на информационные входы блока 1 пам ти. По сигналу Требование записи , поступающему по шине 11 в

распределитель 4 импульсов, устанав- Л1-таетс  в 1 третий триггер 24. С приходом на тактовьй вход второго триггера 25 -строба выделени  цикла

последний устанавливаетс  в 1 и сбрасьтает в О третий триггер 24. Так как на выходе третьего триггера 24 устанавливаетс  О, то следую- щий строб выделени  цикла сбрасьгеает в О второй триггер 25. Выделен- ньш на выходе второго триггера 25 импульс, проход  через п тый элемент 26 И, разрешает формирование на третьем элементе 23 И сигнала Конец

обмена, постгупающего по шине 10 в ЭВМ, и прохождение через четвертый элемент 21 И сигнала записи, который , поступа  на вход записи блока 1 пам ти, производит запись слова.

5

0

5

слова с адресом модификации после окончани  видимого хода строки формируетс  первым одновибратором 8. Если сигнал Требование записи приходит перед началом этого цикла, то сигнал с выхода первого одновибратора 8, поступа  на первые входы п того 26 и шестого 22 элементов И, блокирует запись на ближайший цикл так, чтобы сначала прошло считьтание адреса модификации из ( + 1)-го слова , а затем уже прошел цикл записи слова в блок 1 пам ти. Тем самым предотвращаетс  сбой в развертке изображени , вызванный неправильным заданием адреса модификации при совпадении по времени циклов записи

слова и считывани  (N;t/d + 1)-го слова в строке.

При нормальной (без модификации) 50 последовательности считывани  строк в (Ny/d + 1)-е  чейки занос тс  адреса по правилу

55

- (N./ i

(0, N, - 1),

1)(i + О. i

где - содержимое (N,/d -4- 1)-й  чейки .т ()-й строке.

При изменении последовательности считывани  строк, например, при модификации , начина  с j-й строки, достаточно все адреса модификации, начина  с j-ro слова сверху, изменить на константу модификации.

Предлагаемое устройство обеспечивает повышение быстродействи  устройства дл  вывода графической информации , так как позвол ет выполн т маскирование, перестановку и размножение частей изображени  путем указани  адресов модицикации в ( + + 1)-е  чейки блока 1 пам ти без перегенерации модифицируемых фрагментов .

Claims (2)

1. Формула изобретени 

   1, Устройство дл  вывода графической информации, содержащее блок пам ти , модул ционный блок, телевизионный индикатор, распределитель импульсов , коммутатор адреса, блок синхронизации , выходы блока пам ти соединены с информационными входами модул ционного блока, адресные входы блока пам ти соединены с выходом коммутатора адреса, а управл юп1ие входы блока пам ти соединены с первым и вторым выходами распределител  импульсов, выход модул ционного блок соединен с видеовходом телевизионного индикатора, управл ющие входы модул ционного блока соединены с выходами группы распределител  импульсов , синхровход телевизионного индикатора соединен с первым выходом блока синхронизации, первый и второй синхровходы распределител  импульсов соединены с вторым и третьим выходами блока синхронизации, управл ющий вход коммутатора адреса соединен с третьим выходом распределител  им- пульсов,отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит счетчик адреса, первый и второй одно вибраторы, информационные входы счет чика адреса соединены с выходами блока пам ти, выходы счетчика адреса соединены с первыми информационными входами коммутатора адреса, управл ющие входы счетчика адреса соеди- иены с четвертым выходом распределител  импульсов и выходом второго одновибратора соответственно, синхровход счетчика адреса соединен с

   5

   0

   5

   0

   5 0 5 0 g

   четвертым выходом блока синхронизации , входы одновибраторов соединены с п тым выходом блока синхронизации, выход первого одновибратора соединен с первым управл ющим входом распределител  импульсов,второй управл ющий вход распределител  импульсов  вл етс  управлнюп4им входом устройства , вторые информационные входы коммутатора адреса  вл ютс  адрес- ньми входами устройства, п тый выход распределител  импульсов  вл етс  выходом сигнала Конец обмена устройства, информационные входы блока пам ти  вл ютс  информационными входами устройства.
2. 2. Устройство по п, 1, о т л и - ч а ю щ е е с   тем, что распреде- ;пп ель IIMIP/ЛЬСОВ содержит сдвигающие регистр, упрапл ющий вход которого  вл етс  перпь синхровходом распределител  и соединен с первым информадпонным входом де1Я1- фратора, второй информационньш вход дешифратора  вл етс  вторым синхровходом распределител  и соединен с перв,1ми входами элементов И первой и второй групп, вторые входы элементов И первой группы соединены с инверсным выходом первого триггера и первым входом первого элемента И, второй вход которого и первый вход второго элемента И соединены с первым выходом дещифратора, второй выход дешифратора соединен с входом первого триггера, первым входом третьего элемента И, информационным входом сдвигающего регистра и  вл етс  четвертым выходом распределител , пер- вьй выход сдвигающего регистра  вл етс  первым выходом распределител , второй выход сдвигающего регистра соединен с первым входом четвертого элемента И, выход которого  вл етс  вторым выходом распределител , второй вход четвертого элемента И соединен с выходом п того элемента И, вторым входом третьего элемента И и  вл етс  третьим выходом распределител , первый вход п того элемента И  вл етс  первым управл ющим входом распределител  и соединен с первым входом шестого элемента И, второй вход которого соединен с третьим выходом дешифратора, выход шестого элемента И соединен с первым входом второго триггера, второй вход которого соединен с выходом третьего триггера, первый вход третьего триггера  вл етс  вторым управл ющим входом распределител , а второй вход соединен с инверсным выходом второго триггера, пр мой выход второго триггера соединен с вторым входом п того элемента И, выход третьего

   Кдл 1

   О т 5л. 28 Отдл27

   8

   элемента И  вл етс  п тым выходом распределител , вторые входы второго элемента И и элементов И второй группы соединены с пр мым выходом первого триггера, выходы первого и второго элементов И и элементов И первой и второй групп  вл ютс  груп пой выходов распределител .

   К Ьл.2

   K§/iJ

   10 КЬб

   Ф1.2

   Кд .

   f

   Кдп

   Фш

   Ы ш g

   N

   /(.2 ,

   Ф

   Kdfl.7