SU1397928A2 - Device for interfacing computer with i/o trunk line of peripheral apparatus - Google Patents

Device for interfacing computer with i/o trunk line of peripheral apparatus Download PDF

Info

Publication number
SU1397928A2
SU1397928A2 SU864146692A SU4146692A SU1397928A2 SU 1397928 A2 SU1397928 A2 SU 1397928A2 SU 864146692 A SU864146692 A SU 864146692A SU 4146692 A SU4146692 A SU 4146692A SU 1397928 A2 SU1397928 A2 SU 1397928A2
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
trigger
block
direct access
Prior art date
Application number
SU864146692A
Other languages
Russian (ru)
Inventor
Валерий Викторович Молошаг
Анатолий Кириллович Патраш
Original Assignee
Предприятие П/Я В-2445
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2445 filed Critical Предприятие П/Я В-2445
Priority to SU864146692A priority Critical patent/SU1397928A2/en
Application granted granted Critical
Publication of SU1397928A2 publication Critical patent/SU1397928A2/en

Links

Landscapes

  • Bus Control (AREA)

Abstract

Изобретение относитс  к вычислительной технике, может быть использовано в автоматизированных системах управлени  и системах сбора информации с увеличенным числом периферийных подсистем, подключенных к магистрали ЭВМ. Цепь изобретени  - сокращение затрат времени при обмене массивами между ЭВМ и периферийными устройствами. Поставленна  цель достигаетс  тем, что в устройство введены регистр состо ни , магистральный приемопередатчик , блок управлени  пр мым доступом , счетчик объема, счетчик адреса и дешифратор нулевого состо ни . 1 з.п. ф-лы, 3 ил.The invention relates to computing, can be used in automated control systems and information collection systems with an increased number of peripheral subsystems connected to a computer backbone. The circuit of the invention is to reduce the time spent in the exchange of arrays between computers and peripheral devices. The goal is achieved by having a state register, a trunk transceiver, a direct access control block, a volume counter, an address counter, and a zero state decoder entered into the device. 1 hp f-ly, 3 ill.

Description

со ;о со ю ооso; about so you

14)14)

Изобретение относитс  к вычислительной технике, может быть использовано п автоматизированных системах управлени  и системах сбора информации с увеличенным числом периферийных подсистем, подключенных к магистрали ЭВМ, и  вл етс  усовершенствованием устройства по авг.сз.№ 1160426.The invention relates to computing, can be used in automated control systems and information collection systems with an increased number of peripheral subsystems connected to the computer backbone, and is an improvement of the device according to Aug. No. 1160426.

Целью изобретени   вл етс  сокра- щение затрат времени при обмене массивами информации между ЭВМ и периферийными устройствами.The aim of the invention is to reduce the time spent in the exchange of arrays of information between computers and peripheral devices.

На фиг. 1 представлена блок-схемаFIG. 1 is a block diagram.

устройства; на фиг. 2 - функциональ- 15 По подтверждении выбора в линии 37devices; in fig. 2 - functional - 15 Upon confirmation of the choice in line 37

на  схема блока управлени  пр мым доступом; на фиг. 3 - временна  диаграмма обмена между ЭВМ и периферийным уст хтйствами з режиме пр мого доступа пам ти.on the direct access control block diagram; in fig. 3 is a timing diagram of the exchange between the computer and the peripheral device in the direct memory access mode.

Устройство (фиг. 1) содержит пер- вьш блок 1 усилени , содержащий ма- г- .стральные приеме:1передатчики, под- ключениь е через шины 2 первого входа- выхода устройства к магистрали ЭВМ, блок 3 прерываний, мультиплексор 4, рет истр 5 адреса, селектор 6 адреса, дешифратор 7, регистр 8 состо ни , нагистральчьи приемопередатчик 9, блок 10 управлени  пр мого доступа, счет чнк 11 объема, счетчик 12 адреса . де |ифратор 13 нулевого состо ни , пторой блок 14 усилени , содер- жащ:1й магистральные приемопередатчики и гтодключенньй к входам-нькодам периферийных (внешних) устройств (ВУ) 15 через магистраль 16, шину 17 адрес данные, гтгину 18 адреса ВУ, шину 19 The device (Fig. 1) contains the first amplification block 1, which contains the magistral reception: 1 transmitters, connected via bus 2 of the first input-output of the device to the computer trunk, interrupt block 3, multiplexer 4, retransmitter 5 addresses, address selector 6, descrambler 7, status register 8, nigral transceiver 9, direct access control block 10, volume count 11 of the count, address counter 12. null conditioner 13, the second amplification block 14, containing: 1st trunk transceivers and connected to the inputs of peripheral (external) devices (WU) 15 via trunk 16, bus 17 address data, 18 bus address WU, bus nineteen

По отрицательному перепаду сигнаданных ВУ, шину 20 состо ни  ВУ, шины 21-23 выходов и шины 24-27 входов бло-до линии 31 через элемент НЕ-ИЛИ- ка 3 прерываний, линию 28 синхрониза- Е 50, элемент НЕ 61 и триггер 55 1гии активного устройства (СИЛ) , линии 29-36 св зей входов и выходов дешифратора 7, линии 37-42 св зей выхопроизводитс  сброс триггеров 56 и 57According to the negative signal sigdan of the VU, bus 20 of the state of the VU, bus 21-23 of the outputs and bus 24-27 of the inputs block-to line 31 through the element NE-ORIK 3 interrupts, line 28 synchronization E 50, the element NOT 61 and the trigger 55 1 of the active device (STR), lines 29-36 of the links of the inputs and outputs of the decoder 7, lines 37-42 of the links are emitted by resetting the triggers 56 and 57

«"

(сигналы Ввод-Вывод и СИЛ), а по положительному перепаду через элемент(signals I / O and power), and by a positive differential through the element

дов и входов блока 10, шину 43 состо- 5 ИЕ-ИЛН-НЕ 50 и триггер 54 производитс and inputs of the block 10, the bus 43 states - 5 ILE-LN-NE 50 and the trigger 54 is produced

 пи  ВУ, шину 44 данных ВУ, шину 45 адреса ВУ, шину 46 сигнала Ввод, шину 47 сигнала Вывод и шину 48 синхронизашш пассивного устройства.pi VU, bus 44 data of VU, bus 45 addresses of VU, bus 46 of signal Input, bus 47 of signal Output and bus 48 of the passive device synchronization.

Блок 10 содержит (фиг. 2) элементы НЕ-ИЛК-НЕ 49-51, триггеры 52-57, формирователи 58 и 59 импульса, элементы НЕ 60-62-, генератор 63 тактовых импульсов, распределитель.64 импульсов и элементы И 65 и 66.Block 10 contains (FIG. 2) elements NOT-ILK-HE 49-51, triggers 52-57, impulse generators 58 and 59, elements NOT 60-62-, clock generator 63, distributor .64 pulses and And 65 elements and 66

Устройство работает сЛедуюшз1м образом .The device works with Leduschm1m way.

При помощи ста дартного цикла Вывод в счетчик 11 производитс  записьWith the help of the standard cycle Output to counter 11, a record is made

5050

5555

запуск распределител  64. В то же врем  ВУ производит модификацию адреса собственного ОЗУ.running the distributor 64. At the same time, the VU modifies the address of its own RAM.

Таким образом, вьшолн етс  обмен между ВУ и ЭВМ до тех пор, пока счетчик 1 1 перейдет в нулевое состо ние. Дешифратор 13 формирует запрос на пре- рыва1ше, осуществл ет сброс регистра 8 и формирует разрешение на сброс сигнала подтверждени  выбора (сброс триггера 53 через формирователь 59 и элемент НЕ-ИЛИ-НЕ 49). По сигналу в лиь-зш 25 запроса на прерьшание блок 3 выполн ет процедуру прерьшани  иThus, the exchange between the VU and the computer is performed until the counter 1 1 goes to the zero state. The decoder 13 generates a request for interrupt 1, resets the register 8 and generates permission to reset the selection confirmation signal (reset of the trigger 53 through the driver 59 and the NOT-OR-NOT 49 element). On a signal in lis 25 of the terminating request, unit 3 executes the terminating procedure and

объема массива, в счетчик 12 - запись начального адреса пам ти ЭВМ, откуда необходимо считать или записывать информацию , в регистр 5 - запись адреса ВУ, а в регистр 8 - запись слова состо ни , содержащего флаги разрешени  прерывани  и поступакщие по лини м 67 и 68 соответственно флаг начала цикла ГЩП и флаг Ввод-вывод. При поступлении по линии 67 запроса пр мого доступа на вход триггера 52 происходит захват магистрали 2 согласно временной диаграмме (фиг. 3).the volume of the array, in counter 12 — the entry of the starting memory address of the computer, from where it is necessary to read or write information, in register 5 — the entry of the address of the slave, and in register 8 — the entry of the status word containing the interrupt enable flags and received on lines 67 and 68 respectively the flag of the beginning of the SSFP cycle and the I / O flag. When a direct access request arrives on line 67 to the input of trigger 52, line 2 is captured according to the timing diagram (FIG. 3).

формирователь 58 выдает короткий импульс , который поступает через элемент НЕ-ИЛИ-НЕ 50 на синхровход триггера S4, запуска  распределител. 64. Далее формируетс  временна  диаграмма обмена (фиг. 3). С выхода элемента НЕ-ИШИ-НЕ 51 снимаетс  сигнал подключени  адресной части через приемопередатчик 9. С выхода триггера 57 снимаетс  сигнал синхронизации активного устройства. По окончании формировани  адресной части с выхода элементов И 65 и 66 снимаетс  сигнал Ввод-вывод, а на шине 17 выставл етс  информаци  (ВУ или ЭВМ). Кроме того, в линию 40 с выхода распределител  64 снимаетс  сигнал перевода счетчиков 12 и 11.shaper 58 generates a short pulse, which is supplied through the element NOT-OR-NOT 50 to the synchronous input of the trigger S4, the start of the distributor. 64. Next, a temporary exchange pattern is formed (Fig. 3). From the output of the NE-IChI-NOT 51 element, the signal of connecting the address part through the transceiver 9 is removed. From the output of the trigger 57, the synchronization signal of the active device is removed. Upon completion of the formation of the address part, the I / O signal is removed from the output of the AND 65 and 66 elements, and on bus 17 the information (WU or computer) is set. In addition, the transfer signal for counters 12 and 11 is removed to line 40 from the output of the distributor 64.

Пассивное устройство в ответ выставл ет сигнал си нхр о ни загуби СИП, который поступает по линии 31 на формирователь 59 и через блок 14 на вход ВУ.The passive device responds by issuing a signal for signaling sin signal, which is fed through line 31 to shaper 59 and through block 14 to the input of the slave.

По отрицательному перепаду сигна линии 31 через элемент НЕ-ИЛИ- Е 50, элемент НЕ 61 и триггер 55 On the negative signal differential line 31 through the element NOT-OR- E 50, the element NOT 61 and the trigger 55

линии 31 через элемент НЕ-ИЛИ- Е 50, элемент НЕ 61 и триггер 55   lines 31 through the element NOT-OR-E 50, the element NOT 61 and the trigger 55

производитс  сброс триггеров 56 и 57triggers 56 and 57 are reset.

«"

(сигналы Ввод-Вывод и СИЛ), а по положительному перепаду через элемент(signals I / O and power), and by a positive differential through the element

ИЕ-ИЛН-НЕ 50 и триггер 54 производитс IE-ILN-NOT 50 and the trigger 54 is produced

запуск распределител  64. В то же врем  ВУ производит модификацию адреса собственного ОЗУ.running the distributor 64. At the same time, the VU modifies the address of its own RAM.

Таким образом, вьшолн етс  обмен между ВУ и ЭВМ до тех пор, пока счетчик 1 1 перейдет в нулевое состо ние. Дешифратор 13 формирует запрос на пре- рыва1ше, осуществл ет сброс регистра 8 и формирует разрешение на сброс сигнала подтверждени  выбора (сброс триггера 53 через формирователь 59 и элемент НЕ-ИЛИ-НЕ 49). По сигналу в лиь-зш 25 запроса на прерьшание блок 3 выполн ет процедуру прерьшани  иThus, the exchange between the VU and the computer is performed until the counter 1 1 goes to the zero state. The decoder 13 generates a request for interrupt 1, resets the register 8 and generates permission to reset the selection confirmation signal (reset of the trigger 53 through the driver 59 and the NOT-OR-NOT 49 element). On a signal in lis 25 of the terminating request, unit 3 executes the terminating procedure and

- 1397928- 1397928

выдает ЭВМ вектор прерывани , - по которому ЭВМ начинает новьй цикл загрузки регистра 5 адреса, счетчика 12 11 объема и регистадреса , счетчика ра 8 состо ни .gives the computer an interrupt vector, according to which the computer starts a new cycle of loading the register of the 5 address, the volume counter 12 and register address, the counter of the 8 state.

Claims (2)

1. Устройство дл  сопр жени  ЭВМ с магистралью ввода-вывода периферийных устройств по авт. св. № 1160426, отличающеес  тем, что, с целью сокращени  затрат времени при обмене массивами информа1Ц1И, в него заедены регистр состо ни , магистральный приемопередатчик, блок управлени  пр мым доступом, счетчик объема , счетчик адреса, дешифратор нулевого состо ни , причем выход дешифра-20 элемента НЕ-ИЛИ-НЕ, второй вход котора нулевого состо ни  соединен с вторым входом блока прерываний, входом завершени  обмена блока управлени  пр мым доступом и входом сброса регистра состо ни , а вход соединен с выходом счетчика объема, вход разрешени  которого соединен с входами разрешени  счетчика адреса и регистра состо ни  и с шестым выходом дешифратора , синхровход счетчика объема соединен с синхровходом счетчика адреса и с первым выходом блока управлени  пр мым доступом, а информационные входы соединены с информационными входами счетчика адреса и с информационным выходом магистрального приемопередатчика, информационный вход-выход которого соединен с информационными входами регистра состо ни  и с третьим выходом первого блока усилени , информационный вход магистрального приемопередатчика соединен с информационным выходом счетчика адреса, а вход управлени  соединен с вторым выходом блока управлени  пр мым доступом, вход состо ни  которого соединен с выходом регистра состо ни , а третий выход - с управл ю- (цим входом селектора адреса, п тый и шестой входы и п тый выход первого блока усилени  подключены соответственно к четвертому и п тому выходам и входу предоставлени  пр мого доступа блока управлени  пр мым доступом.1. A device for interfacing a computer with an I / O line of peripheral devices according to the author. St. No. 1160426, characterized in that, in order to reduce the time spent in exchanging arrays of information, the state register, the main transceiver, the direct access control unit, the volume counter, the address counter, the zero state decoder, are stuck in it; a non-or-NOT element, the second zero-state input is connected to the second input of the interrupt unit, the exchange termination input of the direct access control unit and the reset register of the status register, and the input is connected to the output of the volume counter, the enable input cat connected to the resolution inputs of the address and status register and to the sixth output of the decoder, the synchronization input of the volume counter is connected to the synchronous input of the address counter and the first output of the direct access control unit, and the information inputs are connected to the information input of the address counter and to the information output of the main transceiver , whose information input-output is connected to the information inputs of the status register and to the third output of the first gain unit, the information input of the main the transceiver is connected to the information output of the address counter, and the control input is connected to the second output of the direct access control block, the state input of which is connected to the output of the state register, and the third output to the control (input address selector, fifth and sixth the inputs and the fifth output of the first gain unit are connected respectively to the fourth and fifth outputs and to the direct access input of the direct access control unit. вход синхронизации пассивного устрой- g дом третьего элемента НЕ, вход кото- ства и шестой выход которого подклю- рого соединен с вторым входом втокthe synchronization input of the passive device g of the third element is NOT, whose input and sixth output of which is connected to the second input of the current чены ходу ни .chen go no. соответственноrespectively иand входу второгоthe entrance of the second вторым вы- блока усилерого элемента И и образует с синхровходом первого триггера вход состо ни  блока.the second block of the amplifier element I forms the input of the block with the synchronous input of the first trigger. 2. Устройство по п, 1, отличающеес  тем, что блок управлени  пр мым доступом содержит шесть триггеров, генератор тактовых импульсов , распределитель импульсов, два формировател  импульса, три элемента НЕ-ИЛИ-НЕ, три элемента НЕ и два элемента И, причем вход сброса первого триггера  вл етс  входом предоставлени  пр мого доступа и соединен через первый элемент НЕ с синхро- входом второго триггера, вход сброса которого подключен к выходу первого2. The device according to claim 1, characterized in that the direct access control unit contains six triggers, a clock generator, a pulse distributor, two pulse drivers, three NOT-OR-NOT elements, three NOT elements and two AND elements, the input the reset of the first trigger is an input of the provision of direct access and is connected via the first element NOT to the sync input of the second trigger, the reset input of which is connected to the output of the first элемента НЕ-ИЛИ-НЕ, первый вход которого  вл етс  входом завершени  обмена блока, выход второго триггера соединен через первьй формирователь импульса с первым входом второгоelement NOT-OR-NOT, the first input of which is the input of the exchange of the block, the output of the second trigger is connected through the first pulse shaper to the first input of the second 00 5five торого  вл етс  входом синхронизашш пассивного устройства блока и соединен через второй формирова гель импульса с вторым входом перрого эле- 5 мента НЕ-ИЛИ-НЕ, синхровход третьего триггера соединен с выхо.цом второго элемента НЕ-РШН-НЕ и через элемент НЕ с синхровходом четвертого триггера , выходом подключенного к входам сброса п того тригге1)а м ыестого триггера, выхохт; которого  вл етс  третьим выходом блока, Ь ьт;чодь; третьего триггера и генератора та1:топьгх импульсов подключена соответственно к информационному входу и синхровходу распределител  импульсов, первьй выход которого соединен с входаг-п ссро- са третьего и четвертогс, триггеров синхровходом шестого триггера и первым входом третьего элемента НЕ- ЯГТИ-НЕ, вторым входом подключенного к второму выходу распределител  импульсов и синхровходу п того триггера, выход которого соединен с первьп И входами первого и второго элементов И, выходы которых образуют шестой выход блока, выход третьего элемента НЕ-ИЛИ-НЕ и третий выход распределител  импульсов  вл ютс  соответственно вторым и первым выходами блока, выходы первого и второго триггеров  вл ютс  соответственно п тым и четвертым выходами блока, второй вход первого элемента И соединен с выхо-Secondly, it is the input of the synchronous passive device of the block and is connected via the second gel impulse to the second input of the first non-or-non element, the synchronous input of the third trigger is connected to the output of the second non-conical non-synchromesh element and through the non-synchronous input element the fourth trigger, the output connected to the reset inputs of the first flip-flop 1) and the second trigger, vymoht; which is the third output of the block, b; c; third trigger and generator ta1: topgy pulses are connected respectively to the information input and synchronous input of the pulse distributor, the first output of which is connected to the third and fourths input, trigger of the sixth trigger and the first input of the third element NE-YAGTI-HE, the second input connected to the second pulse distributor and the sync input of the fifth trigger, the output of which is connected to the first input AND the inputs of the first and second elements AND, the outputs of which form the sixth output of the block, the output of the third the NOT-OR-NOT element and the third output of the pulse distributor are the second and first outputs of the block, respectively; the outputs of the first and second flip-flops are respectively the fifth and fourth outputs of the block; the second input of the first element I is connected to the output 00 5five 00 рого элемента И и образует с синхровходом первого триггера вход состо ни  блока.with the synchronous input of the first trigger, the input of the state of the block. 1-й MUffpatfuHfl dffod-ffbtSod1st MUffpatfuHfl dffod-ffbtSod (PuzZ(Puzz Фа.ЪFa.H запрос на npepAiffa/ ue 25request for npepAiffa / ue 25
SU864146692A 1986-11-10 1986-11-10 Device for interfacing computer with i/o trunk line of peripheral apparatus SU1397928A2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864146692A SU1397928A2 (en) 1986-11-10 1986-11-10 Device for interfacing computer with i/o trunk line of peripheral apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864146692A SU1397928A2 (en) 1986-11-10 1986-11-10 Device for interfacing computer with i/o trunk line of peripheral apparatus

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1160426A Addition SU252961A1 (en)

Publications (1)

Publication Number Publication Date
SU1397928A2 true SU1397928A2 (en) 1988-06-15

Family

ID=21267350

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864146692A SU1397928A2 (en) 1986-11-10 1986-11-10 Device for interfacing computer with i/o trunk line of peripheral apparatus

Country Status (1)

Country Link
SU (1) SU1397928A2 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 1160426, кл. G 06 F 13/14, 1983. *

Similar Documents

Publication Publication Date Title
US4096572A (en) Computer system with a memory access arbitrator
US4797815A (en) Interleaved synchronous bus access protocol for a shared memory multi-processor system
US4556939A (en) Apparatus for providing conflict-free highway access
US5067075A (en) Method of direct memory access control
SU1397928A2 (en) Device for interfacing computer with i/o trunk line of peripheral apparatus
US4827471A (en) Method for bus access for data transmission through a multiprocessor bus
JP2734246B2 (en) Pipeline bus
JPH0343804A (en) Sequence controller
SU1388883A1 (en) Inter-module communication device for a message switching system
SU1310828A1 (en) Device for exchanging information
SU1672458A1 (en) Computer-to peripherals input-output trunk interface unit
SU1649554A1 (en) Multichannel device to input digital sensor data into computer
SU1591030A2 (en) Device for interfacing two computers
SU1156080A1 (en) Port-to-port interface operating in computer system
SU980088A2 (en) Device for interfacing computer with main line
SU1439612A1 (en) Device for interfacing computer with communication channel
SU1520530A1 (en) Device for interfacing computer with communication channel
SU1508227A1 (en) Computer to trunk line interface
SU1559351A1 (en) Device for interfacing two computers
JP2822414B2 (en) Dual port memory
SU962901A2 (en) Device for exchange of information
SU1728867A1 (en) Device for interfacing computer with main line
SU1605241A1 (en) Computer to computer interface
SU1661778A1 (en) Device for interfacing two computers to common memory
SU1315990A1 (en) Communication device for computer system