SU1374242A1 - Device for investigating petri networks - Google Patents
Device for investigating petri networks Download PDFInfo
- Publication number
- SU1374242A1 SU1374242A1 SU864131309A SU4131309A SU1374242A1 SU 1374242 A1 SU1374242 A1 SU 1374242A1 SU 864131309 A SU864131309 A SU 864131309A SU 4131309 A SU4131309 A SU 4131309A SU 1374242 A1 SU1374242 A1 SU 1374242A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- comparison circuit
- counter
- memory block
- Prior art date
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Изобретение относитс к вычислительной технике, может быть использовано дл исследовани сетей Петри и позвол ет расположить разрешенные в сети перехс ды в пор дке их срабатывани во времени. Так как сети Петри обладают свойством параллелизма , возможно по вление критических ситуаций, т.е. возможности срабатывани перехода от двух маркированных позиций или двух разрешенных переходов от одной маркированной позиции. Если от двух ипи более маркированных позиций есть входные дуги в переход, то очередность срабатывани перехода должна определ тьс каким-Либо критерием . В данном устройстве в качестве критери срабатывани перехода выбрано врем срабатывани . С этой целью в устройстве задаютс матрица входов сети Петри, матрица времен срабатывани переходов и значение начальной маркировки. Путем сравнени начальной маркировки со строками матрицы входов отыскиваютс разрешенные дл срабатывани переходы. После этого указанные переходы упор дочиваютс в соответствии с их временем срабатывани и записываютс в один из блоков пам ти. 2 ил. (ЛThe invention relates to computing technology, can be used to study Petri nets, and allows positioning of intersections allowed in the network in order of their triggering over time. Since the Petri nets have the property of parallelism, the occurrence of critical situations is possible, i.e. the possibility of triggering a transition from two marked positions or two allowed transitions from one marked position. If there are input arcs to the transition from two or more marked positions, then the order in which the transition is triggered must be determined by some criterion. In this device, as the criterion for the operation of the transition, the response time is chosen. For this purpose, the device defines the matrix of inputs for the Petri net, the matrix of transition times, and the value of the initial marking. By comparing the initial marking with the rows of the matrix of inputs, the transitions allowed to operate are searched for. Thereafter, said transitions are arranged according to their response time and are written to one of the memory blocks. 2 Il. (L
Description
соwith
4 1C 4 1C4 1C 4 1C
Изобретение относитс к вычислительной технике и может быть использовано дл исследований сетей Петри,The invention relates to computing and can be used to study Petri nets,
Целью изобретени вл етс расши- рение функциональных возможностей устройства за счет расположени разрешенных в сети переходов в пор дке их срабатывани во времени.The aim of the invention is to expand the functionality of the device by arranging the transitions allowed in the network in order of their response over time.
На фиг, 1 изображена структурна схема устройства дл исследовани сетей Петри; на фиг. 2 - функциональна схема блока управлени .Fig. 1 is a block diagram of a device for examining Petri nets; in fig. 2 - functional block diagram.
Устройство содержит два регистра 1 и 2, блок 3 управлени , первый блок 4 пам ти, первую схему 5 сравнени , три дешифратора 6-8, второй блок 9 пам ти, второй элемент 10 задержки, первый счетчик 11, второй элемент .ШШ 12, первый элемент ИЛИ 13, первый элемент 14 задержки, вторую схему 15 сравнени , третий блок 16 пам ти, первый элемент И 17, элемент НЕ 18, второй элемент И 19, п тый элемент 20 задержки, третий эле- мент И 21, четвертый элемент 22 задержки , кольцевой регистр 23 сдвига, третийэлемент 24 задержки, четвертый блок 25 пам ти, второй счетчик 26, шестой элемент 27 задержки, ин- формационный вход 28, вход 29 пускаThe device contains two registers 1 and 2, a control unit 3, a first memory block 4, a first comparison circuit 5, three decoders 6-8, a second memory block 9, a second delay element 10, a first counter 11, a second cell SH 12, the first element OR 13, the first delay element 14, the second comparison circuit 15, the third memory block 16, the first element AND 17, the element NOT 18, the second element AND 19, the fifth delay element 20, the third element And 21, the fourth element 22 delays, ring shift register 23, third delay element 24, fourth memory block 25, second counter 26, sixth element 27 C support, information input 28, start input 29
Блок 3 управлени содержит счетчик 30, схему 31 сравнени , триггер 32, элементы И 33-35, генератор 36 тактовых импульсов, регистр 37, эле- мент ИЛИ 38, триггер. 39, элемент 40 задержки, элемент ШШ 41, элемент 42 ИЛИ, элемент 43 задержки, выход 44 номера перехода, первый 45, второй 46, третий 47 выходы синхронизации, . вход 48 признака начала работы, тактовый , выход 49, вход 50 начальной установки, вход 51 управлени режимом работы.The control unit 3 comprises a counter 30, a comparison circuit 31, a trigger 32, elements AND 33-35, a clock pulse generator 36, a register 37, an OR element 38, a trigger. 39, the delay element 40, the SHSh 41 element, the OR element 42, the delay element 43, the output 44 of the transition number, the first 45, the second 46, the third 47 synchronization outputs,. the input 48 of the sign of the start of work, the clock, the output 49, the input 50 of the initial installation, the input 51 controls the operation mode.
Устройство работает следующим образом.The device works as follows.
Сеть Петри задаетс четверкой, С (Р, I, Т, 0, Р {Р.„ Pi, ,,,, Р fi l - конечное множество позиций, пл 0. Т t,, tj, ,,,, конеч- нов множество периодов, га О, Множество позиций и множество периодов не пересекаютс , РГ)Т 0.1 Т- Р вл етс входной функцией - отображением их переходов в комплекты по- зиций, О - - выходна функци - отображение из переходов в комплекты позиций. Структура сети Петри представл ет собой совокупность позиций и переходов. Сеть Петри может быть представлена в виде графа с двум типами вершин - позиции и переходы. При описании сетью Петри 1 аких-либо процессов или систе позиций принимают знание состо ни .: или условие событи ,.Дл описани динамики вводитс пон тие маркировки f/ , т.е. присвоение фишек позици м сети Петри, которые используютс дл определени выполнени сети Петри. Маркированна сеть Петри М {С, это совокупность структуры сети Петри С fP, I, Т, маркировки и может быть записана в виде М , I, Т, О, /xj.The Petri net is given by a quadruple, C (P, I, T, 0, P {P. „Pi, ,,,, Р fi l is a finite set of positions, pl 0. T t ,, tj ,, ,,,, of course the set of periods, ha O, the Set of positions and the set of periods do not intersect, RG) T 0.1 T-P is the input function — display of their transitions into sets of positions, O - - output function - display from transitions into sets of positions. Petri net structure is a collection of positions and transitions. Petri nets can be represented as a graph with two types of vertices - positions and transitions. When describing by Petri net 1, some knowledge of a state takes place in some processes or a system of positions.: Or an event condition. The notation f / is entered to describe the dynamics, i.e. assigning chips to Petri net positions that are used to determine Petri net performance. The marked Petri net M {C, is a combination of the Petri net structure C fP, I, T, marking and can be written as M, I, T, O, / xj.
Выполнением сети .Петри управл ют количество и распределение фишек в сети. Фишки наход тс в позици х и управл ют выполнением переходов сети Сеть Петри выполн етс посредством запусков переходов. Переход запускаетс управлением фишек из его входны позиций и образованием новых фишек, помещаемых в его выходные позиции. Переход может запускатьс только в том случае, если он разрешен, т.е. кажда из его входных позиций имеет число фишек по крайней мере равное числу дуг из позиций в переход.Network performance. Petri control the number and distribution of chips in the network. The chips are in positions and control the execution of network transitions. The Petri net is executed through transition launches. The transition is triggered by the management of chips from its input positions and the formation of new chips placed in its output positions. The transition can only be triggered if it is allowed, i.e. Each of its input positions has a number of chips at least equal to the number of arcs from positions to transition.
Один из переходов к анализу Патри основан на матричном представлении сетей Петри, Альтернативным по отношению к анализу сети Петри в виде (Р, Т, I, 0) вл етс определение двух матриц D и D, представл ющих входную и выходнзто функции. Кажда матрица имеет m строк, по одной на переход, и п столбцов, по одному на позицию.One of the transitions to the Patri analysis is based on the matrix representation of Petri nets. An alternative to analyzing the Petri nets in the form (P, T, I, 0) is the definition of two matrices D and D representing the input and output functions. Each matrix has m rows, one per transition, and n columns, one per position.
Определ ем ,i (Р,,1(г:)), ,iJ (Р; ,0(tj)), где D - определ ет входы в переходы We define, i (Р ,, 1 (г :)),, iJ (Р;, 0 (tj)), where D defines the inputs to the transitions
В определ ет выходы {j 1, ,,,, m; ,.,,,п),B defines the outputs {j 1, ,,,, m; ,.,,,P),
Сети Петри обладают свойством параллелизма, в св зи с чем возможно вление так называемых критических ситуаций, т.е, возможность срабатывани перехода от двух маркированных позиций или двух разрешенных переходов от одной маркированной позиции. Если от двух или более позиций есть входные дуги в переход и они маркированы , то очередность срабатывани перехода должна определ тьс каким- либо критерием, значение которогоPetri nets have the property of parallelism, in connection with which the phenomenon of so-called critical situations is possible, i.e., the possibility of triggering a transition from two marked positions or two allowed transitions from one marked position. If there are input arcs to the transition from two or more positions and they are labeled, then the order in which the transition is triggered must be determined by some criterion, the value of which
назначено дл каждой позиции. В предлагаемом устройстве, предназначенном дл разрешени критических ситуаций, в качестве критери срабатывани перехода выбрано врем .assigned to each position. In the proposed device designed to resolve critical situations, time was chosen as a criterion for the transition to be triggered.
В исходном состо нии схемы в блоке 4 пам ти находитс матрица входов D, в блоке 25 пам ти наход тс вререшенный переход, остаетс записанным в регистре 2.In the initial state of the circuit in block 4 of memory there is a matrix of inputs D, in block 25 of memory there is a resolved transition, it remains recorded in register 2.
Работа устройства на втором этапе заключаетс в следующем, С выхода блока 3 управлени подаютс тактовые импульсы через элемент 22 задержки на вход сдвига кольцевого регистра 23, который -выбирает двоичные номера пеThe operation of the device in the second stage is as follows. From the output of the control unit 3, clock pulses are supplied through the delay element 22 to the input of the shift of the ring register 23, which selects the binary numbers ne
мена срабатывани переходов, имеющих-|Q реходов в пор дке их срабатывани из с в. матрице DExchange of transitions that have | Q transitions in order of their operation from c to. D matrix
1515
2525
30thirty
в последовательности срабатывани . На вход 50 блока 3 управлени поступает сигнал установки, обнул ющий через элементы ИЛИ 12 и 13 счетчики 11 и 26 соответственно. На вход 28 устройства поступает сигнал , записывающий в регистр 1 значение нормальной маркировки. Работа устройства протекает в два этапа: выбор разрешенных переходов и запись 20 их в блок 9 пам ти; расположение раз- решаемьк переходов в пор дке срабатывани с учетом времени срабатывани и их последовательна запись в блок 16 пам ти.in the sequence of operation. At the input 50 of the control unit 3, an installation signal is received, which zips through the OR elements 12 and 13 counters 11 and 26, respectively. The input 28 of the device receives a signal recording in the register 1 the value of the normal marking. The operation of the device proceeds in two stages: the choice of allowed transitions and the recording of 20 of them in memory block 9; the location of the resolvable transitions in the order of operation, taking into account the response time, and their sequential recording in the memory block 16.
Первый этап начинаетс с подачи сигнала на вход 29 устройства. После , этого блок 3 управлени начинает вы- .рабатьшать управл ющие сигналы, под действием которых информаци с блока 4 пам ти построчно поступает на первый вход схемы 5 сравнени , где происходит ее сравнение со значением начальной маркировки, поступающей на второй вход схемы 5 сравнени с регистра 1. Если в результате сравнени значение строки блока 4 пам ти и значение начальной маркировки совпадают по всем сравниваемым разр дам, вырабатываетс управл ющий сигнал, in поступающий на суммирующий вход счетчика 11 и разрешающий запись в блок 9 пам ти информации выходов с выхода 44 блока 3 управлени . Содержимое счетчика 11 на каждом т.акте записи номера очередного разращенного це- рехода поступает через дешифратор 7, в позиционном коде на блок 9 пам ти, указьша адрес записи. Первый этап работы устройства заканчиваетс после просмотра всех строк блока 4 пам ти и перезаписи всех разрешенных переходов с блока 4 пам ти в блок 9 пам ти . По окончании первого этапа сигнал с выхода 47 блока 3 управлени устанавливает О через элемент ИЛИ 12 счетчик 11. При этом номер последней позиции блока 9 пам ти, по адресу которой бьш записан последний раз35The first stage begins with a signal to the input 29 of the device. After this, the control unit 3 begins to generate control signals, under the action of which the information from the memory unit 4 is received line by line at the first input of the comparison circuit 5, where it is compared with the initial marking value fed to the second input of the comparison circuit 5 register 1. If, as a result of the comparison, the value of the row of memory block 4 and the value of the initial marking coincide for all compared bits, a control signal is produced, which in arrives at the summing input of counter 11 and permits writing to the block 9 memory information outputs from the output 44 of the control unit 3. The contents of the counter 11 on each t.act record of the number of the next expanded turnout are fed through the decoder 7, in the positional code to the block 9 of memory, indicating the address of the record. The first stage of operation of the device ends after viewing all the lines of the memory block 4 and rewriting all the allowed transitions from the memory block 4 to the memory block 9. At the end of the first stage, the signal from the output 47 of the control unit 3 sets O via the OR element 12 of the counter 11. At the same time, the number of the last position of the memory block 9 at the address which was recorded the last time
4545
5050
5555
блока 25 пам ти и подает их на схему 15 сравнени . Одновременно из блока 9 пам ти на схему 15 сравнени подаютс двоичные номера разрешенных переходов . Это осуществл етс следующим образом. Тактовые импульсы с выхода 49 блока 3 управлени поступают через элемент 20 задержки и элемент И 17 на вычитающий вход счетчика 11, а на второй вход элемента И 17 подаетс высокий потенциал с выхода нулевого разр да дешифратора 7. Кроме того, тактовые импульсы поступают на первый вход элемента И 19, который закрываетс на данном этапе, так как на второй его вход через элемент НЕ 18, подаетс высокий потенциал с выхода нулевого разр да дешифратора 7. В каждом такте происходит перезапись двоичного номера перехода в схему 15 сравнени , где он сравниваетс с двоичным кодом перехода, имеющим на данном этапе наименьшее врем срабатывани .memory 25 and feeds them to a comparison circuit 15. At the same time, binary numbers of allowed transitions are supplied from the memory block 9 to the comparison circuit 15. This is done as follows. The clock pulses from the output 49 of the control unit 3 are fed through the delay element 20 and the element 17 to the subtracting input of the counter 11, and a high potential is supplied to the second input of the element 17 from the zero discharge output of the decoder 7. In addition, the clock pulses arrive at the first input element 19, which is closed at this stage, since its second input through the element 18 does not give a high potential from the zero discharge output of the decoder 7. In each clock cycle, the binary transition number is rewritten into the comparison circuit 15, where it compares are binary transition code having a smallest at this stage, the response time.
После того, как содержимое счетчика 11 станет равным нулю, с выхода нулевого разр да дешифратора 7 низкий потенциал закроет элемент И 17 и через элемен-г 18 НЕ. откроет элемент И 19. Тактовые импульсы нач1 нут поступать на вход признака записи счетчика 11. При этом все разрешенные переходы выбраны и в блок 9 пам ти возможна запись новых разрешенных переходов при смене матрицы D или при записи в регистр 1 новой маркировки . Если в результате сравнени двоичные номера переходов совпали, то схема 15 сравнени вырабатывает управл ющий сигнал, поступающий через элемент 27 задержки на вход признака записи блока 16 пам ти и на суммирующий вход счетчика 26, который формирует адрес записи разрешенного переход из блока 9 пам ти . После сравнени всех двоичных номеров разрешенных переходов из блока 9 пам ти с двоичными номерами переходов из блока 25 пам ти в блоке After the contents of counter 11 become zero, from the output of the zero bit of the decoder 7, the low potential will close the element AND 17 and through the element g 18 NOT. opens the element AND 19. The clock pulses start to enter the sign of the record of the counter 11. At the same time, all the allowed transitions are selected and the new authorized transitions can be recorded in the memory block 9 when the matrix D is changed or when the new marking 1 is written to the register. If, as a result of the comparison, the binary numbers of the transitions coincided, then the comparison circuit 15 generates a control signal received through the delay element 27 to enter the recording feature of the memory block 16 and to the summing input of the counter 26, which forms the write address of the allowed transition from the memory block 9. After comparing all binary numbers of allowed transitions from memory block 9 with binary transfer numbers from memory block 25 in the block
Q реходов в пор дке их срабатывани из Q transitions in order of their triggering from
5five
5five
00
0 0
n n
5five
5five
00
5five
блока 25 пам ти и подает их на схему 15 сравнени . Одновременно из блока 9 пам ти на схему 15 сравнени подаютс двоичные номера разрешенных переходов . Это осуществл етс следующим образом. Тактовые импульсы с выхода 49 блока 3 управлени поступают через элемент 20 задержки и элемент И 17 на вычитающий вход счетчика 11, а на второй вход элемента И 17 подаетс высокий потенциал с выхода нулевого разр да дешифратора 7. Кроме того, тактовые импульсы поступают на первый вход элемента И 19, который закрываетс на данном этапе, так как на второй его вход через элемент НЕ 18, подаетс высокий потенциал с выхода нулевого разр да дешифратора 7. В каждом такте происходит перезапись двоичного номера перехода в схему 15 сравнени , где он сравниваетс с двоичным кодом перехода, имеющим на данном этапе наименьшее врем срабатывани .memory 25 and feeds them to a comparison circuit 15. At the same time, binary numbers of allowed transitions are supplied from the memory block 9 to the comparison circuit 15. This is done as follows. The clock pulses from the output 49 of the control unit 3 are fed through the delay element 20 and the element 17 to the subtracting input of the counter 11, and a high potential is supplied to the second input of the element 17 from the zero discharge output of the decoder 7. In addition, the clock pulses arrive at the first input element 19, which is closed at this stage, since its second input through the element 18 does not give a high potential from the zero discharge output of the decoder 7. In each clock cycle, the binary transition number is rewritten into the comparison circuit 15, where it compares are binary transition code having a smallest at this stage, the response time.
После того, как содержимое счетчика 11 станет равным нулю, с выхода нулевого разр да дешифратора 7 низкий потенциал закроет элемент И 17 и через элемен-г 18 НЕ. откроет элемент И 19. Тактовые импульсы нач1 нут поступать на вход признака записи счетчика 11. При этом все разрешенные переходы выбраны и в блок 9 пам ти возможна запись новых разрешенных переходов при смене матрицы D или при записи в регистр 1 новой маркировки . Если в результате сравнени двоичные номера переходов совпали, то схема 15 сравнени вырабатывает управл ющий сигнал, поступающий через элемент 27 задержки на вход признака записи блока 16 пам ти и на суммирующий вход счетчика 26, который формирует адрес записи разрешенного переход из блока 9 пам ти . После сравнени всех двоичных номеров разрешенных переходов из блока 9 пам ти с двоичными номерами переходов из блока 25 пам ти в блоке After the contents of counter 11 become zero, from the output of the zero bit of the decoder 7, the low potential will close the element AND 17 and through the element g 18 NOT. opens the element AND 19. The clock pulses start to enter the sign of the record of the counter 11. At the same time, all the allowed transitions are selected and the new authorized transitions can be recorded in the memory block 9 when the matrix D is changed or when the new marking 1 is written to the register. If, as a result of the comparison, the binary numbers of the transitions coincided, then the comparison circuit 15 generates a control signal received through the delay element 27 to enter the recording feature of the memory block 16 and to the summing input of the counter 26, which forms the write address of the allowed transition from the memory block 9. After comparing all binary numbers of allowed transitions from memory block 9 with binary transfer numbers from memory block 25 in the block
16 пам ти остаютс записанными разг решенные переходы в пор дке их. сра- батьшани .The 16 memories remain recorded resolved transitions in their order. sra-batshan.
По вление в старшем разр де кольцевого регистра. 23 сдвига единицы, поступающей на первый вход элемента И 21, означает, что просмотрены все номера переходов, расположенные в пор дке срабатывани в блоке 25 пам ти . При этом открываетс элемент И 21, на второй вход которого через элемент 24 задержки поступает сигнал с выхода. 49 блока 3 управлени и с выхода которого импульс через элементы ИЛИ 12 и 13 поступает на вход установки в О счетчиков 11 и 26 соответственно. Кроме того, импульс поступает на второй вход блока 3 управлени .Appearance in the higher-order de-ring register. The 23 shift of the unit arriving at the first input of the AND 21 element means that all transition numbers have been viewed, arranged in the order of operation in the memory block 25. This opens the element And 21, to the second input of which through the delay element 24 receives a signal from the output. 49 of the control unit 3 and from the output of which the pulse through the elements OR 12 and 13 is fed to the input of the installation in O counters 11 and 26, respectively. In addition, the pulse arrives at the second input of the control unit 3.
Таким образом, предлагаемое устройство позвол ет производить анализ сетей Петри на последовательность срабатывани разрешенных переходов в критических ситуаци х,Thus, the proposed device allows the analysis of Petri nets for a sequence of triggered allowed transitions in critical situations,
Ф.о рмула изобретени Ph o rmula of the invention
Устройство дл исследовани сетей Петри, содержащее два регистра, блок управлени , блок пам ти, первую схе- :му сравнени и три дешифратора, причем выход первого регистра подключен к первому информационному входу первой схемы сравнени , о т л и ч а ю- щ е е с тем, чтъ, с целью расширени класса решаемых задач за счет расположени разрешенных в сети rte- реходов в пор дке их срабатывани во времени, в него введены второй, третий и четвертый блоки пам ти,шест элементов задержки, три элемента И, два элемента ИЛИ, два счетчика, кольцевой регистр сдвига, втора схема сравнени и элемент НЕ, причем вход пуска устройства подключен к входу признака начала работы блока управлени , выход номера перехода которого подключен к информационному входу второго блока пам ти и входу первого дешифратора, выходы которого подключены к адресным входам первого блока пам ти, выход которого подключен к второму информационному входу первой схемы сравнени , выход признака равенства которой подключен к вхо ду первого элемента задержки, суммирующему входу первого счетчика и входу управлени режимом блока управлеA device for the study of Petri nets, containing two registers, a control unit, a memory unit, the first comparison circuit and three decoders, the output of the first register being connected to the first information input of the first comparison circuit, which is In order to expand the class of solved tasks due to the location of rte transistresses allowed in the network in order of their response in time, the second, third and fourth memory blocks, the six delay elements, three AND elements, the element OR, two counters, a ring register a yoke, a second comparison circuit and a NOT element, the device start input being connected to the input of the control unit start feature, the output of the transition number of which is connected to the information input of the second memory block and the input of the first decoder whose outputs are connected to the address inputs of the first memory block, the output of which is connected to the second information input of the first comparison circuit, the output of the equality sign of which is connected to the input of the first delay element, the summing input of the first counter and the mode control input Lok managing
10ten
1515
2020
2525
30thirty
3535
4040
4545
5050
5555
ни , первый выход синхронизации кпто- рого подключен к входу второго элемента задержки, выход которого подключен к входу опроса первой схемы сравнени , информационный вход устройства подключен к информационному входу первого регистра, вход признака записи которого подключен к второму выходу синхронизации блока управлени , третий выход синхронизации которого подключен к первому входу первого элемента ИЛИ и первому входу второго элемента ИЛИ, выход которого подключен к входу установки в О первого счетчика, выход которого подключен к входу второго дешифратора и информационному вхрду второго регистра , выход которого подключен к информационному входу первого счетчика , выходы второго дешифратора, исключа выход нулевого разр да, подключены к адресным входам второго блока пам ти, нулевого разр да второго дешифратора подключен к пер- вому входу первого элемента И и вхоI ,Nor, the first synchronization output, which is connected to the input of the second delay element, the output of which is connected to the polling input of the first comparison circuit, the information input of the device, is connected to the information input of the first register, the input attribute of which is connected to the second synchronization output of the control unit, the third synchronization output which is connected to the first input of the first OR element and the first input of the second OR element, the output of which is connected to the installation input in O of the first counter, the output of which is connected to the input of the second decoder and the information register of the second register, the output of which is connected to the information input of the first counter, the outputs of the second decoder, excluding the output of zero discharge, are connected to the address inputs of the second memory block, zero discharge of the second decoder is connected to the first input of the first element And in,
ду элемента НЕ,выход которого подклю- ,do NOT element, the output of which is connected,
чен к первому входу второго элемента И, выход которого подключен к входу признака записи первого счетчика, выход первого элемента задержки подключен к входу признака записи первого блока регистров, выход которрго подключен к первому информационному входу второй схемы сравнени и к информационному входу третьего блока пам ти, тактовый выход блока управлени подключён к входу третьего элемента задержки, выход которого под- ключен к входу опроса второй схемы сравнени , входу четвертого элемента задержки, первому входу третьего элемента И и входу п того элемента задержки , выход которого подключен к второму входу второго элемента И и . второму входу первого элемента И, выход которого подключен к вычитающему входу первого счетчика,выход четвертого элемента задержки,подключен к входу признака сдвига кольцевого регистра сдвига, выходы разр дов которого подключены к адресным входам четвертого блока пам ти, выход старшего разр да кольцевого регистра сдвига подключен к второму входу третьего элемента И, выход которого подключен к входу признака записи второго регистра, второму входу второгоTo the first input of the second element I, the output of which is connected to the input of the recording attribute of the first counter, the output of the first delay element is connected to the input of the recording attribute of the first register block, the output of which is connected to the first information input of the second comparison circuit, and to the information input of the third memory block, the clock output of the control unit is connected to the input of the third delay element, the output of which is connected to the polling input of the second comparison circuit, the input of the fourth delay element, the first input of the third element And and the input of the fifth delay element, the output of which is connected to the second input of the second element And and. the second input of the first element, whose output is connected to the subtracting input of the first counter, the output of the fourth delay element, is connected to the input of the sign of the shift of the ring shift register, the bit outputs of which are connected to the address inputs of the fourth memory block, the output of the higher bit of the ring shift register is connected to the second input of the third element And, the output of which is connected to the input of the sign of the second register, the second input of the second
элемента ИЛИ, входу начальной установки блока управлени и второму входу первого элемента ИЛИ, выход которого подключен к входу установки в О второго счетчика, выход которого подключен к входу дешифратора, выходы которого подключены к адресным входам третьего блока пам ти, выходthe OR element, the initial installation of the control unit and the second input of the first OR element, the output of which is connected to the installation input O of the second counter, the output of which is connected to the input of the decoder, the outputs of which are connected to the address inputs of the third memory block, output
четвертого блока пам ти подключен к второму информационному входу второй схемы сравнени , выход которой подключен к суммирующему входу второго счетчика и входу шестого элемента задержки, выход которого подключен к входу признака записи третьего блока пам ти.the fourth memory unit is connected to the second information input of the second comparison circuit, the output of which is connected to the summing input of the second counter and the input of the sixth delay element, the output of which is connected to the input of the recording feature of the third memory block.
фиг.гfig.g
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864131309A SU1374242A1 (en) | 1986-07-23 | 1986-07-23 | Device for investigating petri networks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864131309A SU1374242A1 (en) | 1986-07-23 | 1986-07-23 | Device for investigating petri networks |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1374242A1 true SU1374242A1 (en) | 1988-02-15 |
Family
ID=21261701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU864131309A SU1374242A1 (en) | 1986-07-23 | 1986-07-23 | Device for investigating petri networks |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1374242A1 (en) |
-
1986
- 1986-07-23 SU SU864131309A patent/SU1374242A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 995094, кл. G 06 F 15/20, 1983. Авторское свидетельство СССР № 684550, кл. G 06 F 15/347, 1979. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1374242A1 (en) | Device for investigating petri networks | |
| SU1725237A1 (en) | Device for selecting object attributes | |
| SU1305635A1 (en) | Device for controlling generation of data arrays | |
| SU1589288A1 (en) | Device for executing logic operations | |
| SU1270763A1 (en) | Device for analyzing graphs | |
| SU1377853A1 (en) | Random semi-markovian process generator | |
| SU1304032A1 (en) | Device for determining deterministic characteristics of graph | |
| SU1437920A1 (en) | Associative storage | |
| RU2020554C1 (en) | Data input device | |
| SU858109A1 (en) | Buffer storage device | |
| SU551702A1 (en) | Buffer storage device | |
| SU1527660A1 (en) | Device for digital magnetic recording | |
| SU1241228A1 (en) | Device for ordering numbers | |
| SU1265834A1 (en) | Device for displaying information on screen of television receiver | |
| SU1702400A1 (en) | Device for forming informative attributes | |
| SU1037242A2 (en) | Device for ordered parameter value retrieval | |
| SU1244656A1 (en) | Information output device | |
| SU1667150A1 (en) | Indicator device | |
| SU1427380A1 (en) | Device for modeling graph peak | |
| SU1163358A1 (en) | Buffer storage | |
| SU1124331A2 (en) | System for automatic inspecting of large-scale-integrated circuits | |
| SU943731A1 (en) | Device for code sequence analysis | |
| SU1013965A1 (en) | Network graph simulating device | |
| SU1124276A1 (en) | Interface | |
| SU746488A1 (en) | Interface |