SU1365097A1 - Device for forming data array - Google Patents

Device for forming data array Download PDF

Info

Publication number
SU1365097A1
SU1365097A1 SU864083727A SU4083727A SU1365097A1 SU 1365097 A1 SU1365097 A1 SU 1365097A1 SU 864083727 A SU864083727 A SU 864083727A SU 4083727 A SU4083727 A SU 4083727A SU 1365097 A1 SU1365097 A1 SU 1365097A1
Authority
SU
USSR - Soviet Union
Prior art keywords
comparison
input
output
inputs
trigger
Prior art date
Application number
SU864083727A
Other languages
Russian (ru)
Inventor
Ор Романович Фролов
Владимир Васильевич Самойленко
Original Assignee
Рижский Краснознаменный Институт Инженеров Гражданской Авиации Им.Ленинского Комсомола
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Рижский Краснознаменный Институт Инженеров Гражданской Авиации Им.Ленинского Комсомола filed Critical Рижский Краснознаменный Институт Инженеров Гражданской Авиации Им.Ленинского Комсомола
Priority to SU864083727A priority Critical patent/SU1365097A1/en
Application granted granted Critical
Publication of SU1365097A1 publication Critical patent/SU1365097A1/en

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Цель изобретени  - расширение области применени  за счет обеспечени  возможности вьщелени  неповтор ющихс  элементов массива чисел. Устройство содержит два блока пам ти, состо щих каждый из п регистров, где п - количество сортируемых чисел, блок сравнени , состо щий из п элементов сравнени , две группы из п триггеров, а также блок управлени  (БУ) и коммутатор п чисел записываютс  в регистры , и под воздействием импульсов от БУ числа в группе регистров второго блока пам ти циклически сдвигаютс , обеспечива  через п тактов сравнение всех пар чисел. При совпадении каких- либо чисел соответствующее число помечаетс  единицей в триггере. Через п тактов помечены все неповтор ющиес  числа массива. В следующих п тактах помеченные числа переписываютс  в группу регистров первого блока пам ти. 2 з.п. ф-лы, 5 ил. i (ЛThis invention relates to automation and computing. The purpose of the invention is to expand the scope of use by allowing the non-repeating elements of an array of numbers to be selected. The device contains two memory blocks consisting of each of n registers, where n is the number of sorted numbers, a comparison block consisting of n comparison elements, two groups of n triggers, and a control unit (CU) and switch n numbers are written in registers, and under the influence of pulses from the CU, the numbers in the group of registers of the second memory block are cyclically shifted, ensuring that all pairs of numbers are compared in n cycles. If any numbers match, the corresponding number is marked with a one in the trigger. Through p ticks, all non-repeating array numbers are marked. In the following n cycles, the marked numbers are overwritten into a group of registers of the first memory block. 2 hp f-ly, 5 ill. i (L

Description

0000

а елate

о about

Изобретение относитс  к автоматике и вычислительной технике.This invention relates to automation and computing.

Цель изобретени  - расширение области применени  за счет обеспечени  возможности выделени  неповтор ющихс  элементов массива чисел ,На фиг. 1 приведена схема устройства; на фиг. 2 - схема первого блока пам ти; на фиг. 3 - схема второго блока пам ти; на фиг. 4 - схема блока сравнени ; на фиг. 5 - схема блока управлени .The purpose of the invention is to expand the field of application by making it possible to single out non-repeating elements of an array of numbers. FIG. 1 shows a diagram of the device; in fig. 2 is a diagram of the first memory block; in fig. 3 is a diagram of the second memory block; in fig. 4 is a comparison block diagram; in fig. 5 is a control block diagram.

Устройство содержит блоки 1 и 2 пам ти, блок 3 сравнени , блок 4 управлени , коммутатор 5, входы 6 сортируемых чисел, вход 7 логической единицы , вход 8 запуска. Блоки пам ти содержат п регистров 9,-9 и 10,-10 (п - количество сортируемых чисел), блок сравнени  содержит п элементов 11(-11п сравнени , п триггеров 12,- -12 разрешени  сравнени , и п триггеров 13,-13 признака. Блок управлени  содержит генератор ,14 импульсов, счетчики 15 и 16, элементы И 17 и 18, элемент 19 задержки и выходы 20-22.The device contains blocks 1 and 2 of memory, block 3 of comparison, block 4 of control, switch 5, inputs 6 of sortable numbers, input 7 of logical units, start 8 of inputs. The memory blocks contain n registers 9, -9 and 10, -10 (n is the number of sorted numbers), the comparison block contains n elements 11 (-11 p comparison, n triggers 12, -12 comparison resolution, and n triggers 13, - 13. Features. The control unit contains a generator, 14 pulses, counters 15 and 16, elements AND 17 and 18, delay element 19, and outputs 20-22.

Устройство работает следующим образом.The device works as follows.

п сортируемых чисел по входам 6(-6п записываютс  в регистры 9,-9п и 10,-10„, по входу 8 запуска запускаетс  генератор 14 импульсов блока 4 управлени , на выходе 20 которого каждый такт формируетс  импульс. Пер- воначально триггеры 12 и 13 обнулены. Нулевое значение триггера 12; запрещает работу элемента 11; сравнени . В первом такте запрещена работа всех элементов 11 сравнени , во втором - разрешена работа п-го элемента 11„ сравнени , в i-м - работа элементов 11n-i z м сравнени , так как логическа  единица последовательно записываетс  и хранитс  в триггерах 12. Одновременно в каждом такте числа, хран щиес  в регистрах 10,- 10р, циклически сдвигаютс , обеспечива  попарное сравнение всех чисел. Если на i-M такте какие-либо два числа а; и а равны, то на выходе соответствующего элемента 11 j сравнени  - логическа  1, котора  устанавливает в единичное состо ние соот ветствующий триггер признака и сбрасьшает в нулевое состо ние регистр 9(. В дальнейшем упом нута  единица также циклически сдвигаетс . Через п тактов массив чисел занимаетn sorted numbers on inputs 6 (-6p are recorded in registers 9, -9p and 10, -10 ", on start input 8, generator 14 of pulses of control unit 4 is started, at output 20 of which each pulse forms a pulse. Initially, triggers 12 and 13 zeroed out. Zero value of trigger 12, prohibits the operation of element 11; comparison. In the first measure, all elements of comparison 11 are prohibited, in the second step the operation of the nth element 11 "comparison is allowed, in the i-th operation of elements 11n-iz of comparison since the logical unit is sequentially recorded and stored in the triggers 12. At the same time, in each clock cycle, the numbers stored in registers 10, -10p, cyclically shift, providing a pair-wise comparison of all numbers. If there are any two numbers a on the iM clock cycle, and a are equal, then the output of the corresponding 11 j element is logical 1 which sets the corresponding trigger of the sign to the one state and resets the register 9 to the zero state (. Later, the unit is also cyclically shifted. After n cycles the array of numbers takes

в блоке 2 пам ти исходное положение, разреша  работу всех элементов сравнени . При этом сравниваютс  сами с собой элементы массива, встречающиес  в массиве только один раз, и соответствующий триггер 13 признака устанавливаетс  в единичное состо ние , а регистры 9,-9п гарантированно сбрасываютс . Таким образом, через п тактов триггеры 13 установлены в единичное состо ние дл  всех различных чисел в массиве, причем каждое число помечено единицей только один раз. В следующих п тактах на выходе 21 блока 4 управлени  - единица, при этом импульсом с выхода 22 блока 4 управлени  разрешаетс  перезапись из регистра 10 в регистр 9„, а из регистра 9, в регистр 9;, числа, если в этот момент в триггере 13, - единица, т.е. соответствующее число помечено на предьщущем этапе. На втором этапе работа всех элементов 11 сравнени  блокируетс  нулевым значением всех триггеров 12, которые удерживаютс  в нулевом состо нии посто нным единичньм сигналом с выхода 21 блока 4 управлени , а по сигналам на его выходе 20 происходит циклический сдвиг информации в регистрах 10 и триггерах 13 аналогично сдвигу на первом этапе. Через 2п тактов в бло ке 1 пам ти записан набор всех различных чисел исходного массива.in memory block 2, the initial position, allowing the operation of all elements of the comparison. In this case, the elements of the array that occur only once in the array are compared with themselves, and the corresponding trigger 13 of the feature is set to one, and the registers 9, -9n are guaranteed to be reset. Thus, after the clock cycles, the triggers 13 are set to the one state for all the different numbers in the array, with each number being marked with a unit only once. In the next p clocks at the output 21 of the control unit 4, the unit, with a pulse from the output 22 of the control unit 4, the rewriting from register 10 to register 9 "is permitted, and from register 9 to register 9 ;, if at that moment in the trigger 13, is a unit, i.e. the corresponding number is marked in the previous step. At the second stage, the operation of all comparison elements 11 is blocked by the zero value of all triggers 12, which are held in the zero state by a constant single signal from the output 21 of control unit 4, and the signals at its output 20 cyclically shift information in registers 10 and triggers 13 in the same way shift in the first stage. After 2 steps in block 1 of memory, a set of all the different numbers of the original array is recorded.

Claims (3)

1. Устройство дл  формировани  массива, содержащее первый и второй блоки пам ти, блок сравнени , коммутатор и блок управлени , первый и второй выходы которого соединены с входами синхронизации соответственно первого и второго блоков пам ти, выход признака сравнени  блока сравнени  соединен с входом анализа признака сравнени  блока управлени , выходы первой группы коммутатора соединены с информационными входами второго блока пам ти, отличающеес  тем, что, с целью расти- . рени  области применени  за счет обеспечени  возможности выделени  неповтор ющихс  элементов массива, блоки пам ти содержат п регистров каждый, где п - количество чисел в исходном массиве, первый и третий выходы блока управлени  соединены соответственно с первым и вторым1. A device for forming an array containing the first and second memory blocks, a comparison unit, a switch and a control unit, the first and second outputs of which are connected to the synchronization inputs of the first and second memory blocks, respectively, the comparison characteristic output of the comparison unit is connected to the attribute analysis input Comparison of the control unit, the outputs of the first group of the switch are connected to the information inputs of the second memory block, characterized in that, with the aim of growing. use of the field by allowing the selection of non-repeating array elements, the memory blocks contain n registers each, where n is the number of numbers in the source array, the first and third outputs of the control unit are connected respectively to the first and second управл ющими входами блока сравнени , i-й выход равенства которого, где i 1,2, ..., п, соединен с входом установки в нулевое состо ние i-ro регистра первого блока пам ти, информационные входы п-го регистра которого подключены к выходам второй группы коммутатора, первый и второйthe control inputs of the comparison unit, the i-th equality output of which, where i 1,2, ..., p, is connected to the input of setting the i-ro register of the first memory block to the zero state, the information inputs of the n-th register of which are connected to the outputs of the second group of switch, the first and second п-го триггера признака и  вл етс  выходом признака сравнени  блока сравнени , информационный вход п-го триггера разрешени  сравнени   вл етс  третьим управл ющим входом блока сравнени , выход i-ro триггера разрешени  сравнени  соединен с управл ющим входом i-ro элемента сравнеуправл ющие входы которого подключены Q ни , информационные входы j-ro тригп-го триггера признака и  вл етс  выходом признака сравнени  блока сравнени , информационный вход п-го триггера разрешени  сравнени   вл етс  третьим управл ющим входом блока сравнени , выход i-ro триггера разрешени  сравнени  соединен с управл ющим входом i-ro элемента сравнеThe 5th trigger of the symptom and is the output of the comparison block comparison feature, the information input of the nth comparison resolution trigger is the third control input of the comparison block, the output of the i-th comparison resolution trigger is connected to the control input of the i-ro element comparative inputs which Q are not connected, the information inputs of the j-ro of the trigger of the symptom trigger and is the output of the comparison block comparison feature, the information input of the nth comparison resolution trigger is the third control input of the comparison block, output d i-ro comparing authorization trigger is connected to the control input of the i-ro comparison element соответственно к выходу признака сравнени  блока сравнени  и второму выходу блока управлени , вход запуск которого  вл етс  входом з апуска устройства , выходы разр дов первого регистра второго блока пам ти соединен с информационными входами коммутатора , i-й информационный вход устройства соединен с установочными входами i-x регистров первого и второго бло- ков пам ти, выходы разр дов которых соединены с i-ми информационными входами соответственно первой и второй групп блока сравнени ,третий управл ющий вхо которого подключен к входу логическо единицы устройства, входы синхронизации первого и второго блоков пам ти  вл ютс  входами синхронизации всех регистров соответственно первого и второго блоков пам ти, информационные входы J-X регистров первого и второго блоков пам ти, где .2, ..., (п-1), подключены к выходам разр дов (j+1)-x регистров соответственно первого и второго блоков пам ти.respectively, to the output of the comparison unit comparison feature and the second output of the control unit, the input of which starts as the device start input, the bit outputs of the first register of the second memory block are connected to the information inputs of the switch, the i-th information input of the device is connected to the setup inputs of the ix registers the first and second memory blocks, the bit outputs of which are connected to the i-th information inputs of the first and second groups of the comparison block, the third control input of which is connected to the input the logical unit of the device, the synchronization inputs of the first and second memory blocks are the synchronization inputs of all the registers of the first and second memory blocks, respectively, the information inputs JX of the registers of the first and second memory blocks, where .2, ..., (n-1) , are connected to the outputs of bits (j + 1) -x registers of the first and second memory blocks, respectively. 2. Устройство по п. 1, о т л и- чающеес  тем, что блок сравнени  содержит п триггеров разрешени сравнени , п триггеров признака и п элементов сравнени , причем i-e информационные входы первой и второй групп блока сравнени  соединены соответственно с первым и вторым информационными входами (i-ro элемента сравнени , вькод которого  вл етс  i-M выходом равенства блока сравнени и соединен с входом установки в единичное состо ние i-ro триггера признака , выход первого триггера признак2. The device according to claim 1, wherein the comparison unit contains n comparison resolution triggers, n attribute triggers and n comparison elements, i.e., the information inputs of the first and second groups of the comparison block are connected respectively to the first and second information blocks. inputs (i-ro comparison element, the code of which is the iM output of the equality of the comparison block and is connected to the input of the installation in the i-th unit state of the sign, the output of the first trigger sign подключен к информационному входуconnected to the information input ч h гера разрешени  сравнени  и j-ro триггера признака подключены к выходам соответственно (j+1)-ro триггера разрешени  сравнени  и (j+l)-ro триггера признака, входы синхронизации всех триггеров объединены и подклю- чекь: к первому управл ющему входу блока сравнени , входы установки в нулевое состо ние всех триггеров разрешени  сравнени  объединены и подключены к второму управл ющему входу блока сравнени .Comparison resolution and j-ro trigger signs are connected to the outputs (j + 1) -ro of the comparative resolution trigger and (j + l) -ro sign triggers, the synchronization inputs of all the triggers are combined and connected: to the first control input of the block comparison, the installation of the zero state of all resolution triggers comparison combined and connected to the second control input of the unit of comparison. ч h 3. Устройство по п. 1, о т л и- а ю щ е е с   тем, что блок управлени  содержит генератор импульсов, первый и второй счетчики, первый и второй элементы И и элемент задержки, причем вход запуска блока управлени  соединен с входом запуска генератора импульсов, выход которого  вл етс  первьп выходом блока управлени  и соединен со счетным входом первого счетчика, выходы разр дов которого соединены с соответствующими входами первого элемента И, выход которого соединен с входом установки в нулевое состо ние первого счетчика и со счетным входом второго счетчика, первый выход которого через элемент задержки соединен с входом останова генератора импульсов, второй выход второго счетчика  вл етс  третьим выходом блока управлени  и соединен с первым входом второго элемента И, вход анализа признака сравнени  блока управлени  соединен с вторым входом второго элемента И, выход которого  вл етс  вторым выходом блока управлени .3. The device according to claim 1, wherein the control unit comprises a pulse generator, the first and second counters, the first and second elements AND and the delay element, wherein the start input of the control unit is connected to the input triggering the pulse generator, the output of which is the first output of the control unit and is connected to the counting input of the first counter, the bit outputs of which are connected to the corresponding inputs of the first And element, the output of which is connected to the installation input to the zero state of the first counter and the counting input of the second The first counter, the first output of which is connected to the stop input of the pulse generator through the delay element, the second output of the second counter is the third output of the control unit and connected to the first input of the second element And, the analysis input of the comparison control unit is connected to the second input of the second element And output which is the second output of the control unit. II rr Фиг.FIG. лl Фиг. 5FIG. five
SU864083727A 1986-05-20 1986-05-20 Device for forming data array SU1365097A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864083727A SU1365097A1 (en) 1986-05-20 1986-05-20 Device for forming data array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864083727A SU1365097A1 (en) 1986-05-20 1986-05-20 Device for forming data array

Publications (1)

Publication Number Publication Date
SU1365097A1 true SU1365097A1 (en) 1988-01-07

Family

ID=21243713

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864083727A SU1365097A1 (en) 1986-05-20 1986-05-20 Device for forming data array

Country Status (1)

Country Link
SU (1) SU1365097A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 981988, кл. G 06 F 7/06, 1980. Авторское свидетельство СССР № 934487, кл. С 06 F 15/40, 1980. *

Similar Documents

Publication Publication Date Title
JPS5931096B2 (en) time of event recorder
SU1365097A1 (en) Device for forming data array
RU1807448C (en) Program control unit
SU1578714A1 (en) Test generator
SU1487063A2 (en) Combination exhaustive search unit
SU1182523A1 (en) Parallel signature analyser
SU1575187A1 (en) Device for monitoring code sequences
SU1529221A1 (en) Multichannel signature analyzer
SU807219A1 (en) Device for programme-control of objects
SU1043633A1 (en) Comparison device
SU830377A1 (en) Device for determining maximum number code
SU898409A1 (en) Pulse distributor
SU1660004A1 (en) Microprocessor testing device
SU1399774A1 (en) Data inspection device
SU1218386A1 (en) Device for checking comparison circuits
SU1376097A1 (en) Device for simulating network graphs
SU1381516A1 (en) Device for testing compare circuits
SU1354194A1 (en) Signature analyser
SU1241228A1 (en) Device for ordering numbers
RU1830535C (en) Redundant device for test and control
SU1499346A1 (en) Signature analyzer
SU363971A1 (en) DEVICE FOR INDICATING ELECTRICAL SIGNALS
SU1644390A1 (en) Parallel-to-serial converter
SU1534463A1 (en) Device for built-in check of central computer units
SU1104503A1 (en) Device for comparing n binary numbers