SU1104503A1

SU1104503A1 - Device for comparing n binary numbers

Info

Publication number: SU1104503A1
Application number: SU833576572A
Authority: SU
Inventors: Геннадий Антонович Ерошко; Наталья Николаевна Шубина
Original assignee: Войсковая Часть 25840
Priority date: 1983-04-08
Filing date: 1983-04-08
Publication date: 1984-07-23

Abstract

УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ Я ДВОИЧНЫХ ЧИСЕЛ, содержащее П регистров чисел и п у лов равнозначности, элементы И, ИЛИ, причем единичные выходы разр дов всех Г) регистров чисел соединены с входами первого элемента ИЛИ, выходы разр дов каждого 1 -го регистра числа, где i 1,2, ..., п , подключены к соответствующим входам первой группы i -го узла равнозначности , выход элемента ИЛИ подключен к первому входу элемента И, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет обеспечени сравнени множеств чисел и выделени множеств (подмножеств) чисел , отличных от заданного множества , в него введены п регистров заданного множества, п выходных регистров , группа П элементов И, группа п элементов ИЛИ, И групп элементов 2И-ИЛИ, счетчик, п групп входных элементов И, П групп выходных элементов И, п групп элементов И управлени записью, П групп элементов задержки, элементы И, НЕ, элемент задержки, причем вход j -го разр да i -го сравниваемого числа устройства , где j 1,2,...,m (m- число разр дов сравниваемых чисел), соединен с первым информационным входом j -го элемента 2И-ЙШ i -и группы, выход которого подключен к входу установки в единичное состо ние j -го разр да i -го регистра, и информационным входом j -го элемента И управлени записью .1 -и группы, выход КОТОРОГО подключен к входу установки в единичное состо ние j -го разр да i-го выходного регистра, выход j -го разр да которого соединен с информационным входом ) -го выходного элемента И 4 -и группы, выход которого вл етс выходом j -го разр да i -го числа выходного множества устройства, О) выходы разр дов каждого i -го регис стра заданного множества подключены к соответствующим входам второй группы i -го узла равнозначности, выход которого соединен с первым входом 1-го элемента И группы, выход котороi го соединен с первым входом i -го элемента ИЛИ группы, выход которого ел подключен к входу установки в нулевое состо ние - i-го регистра числа, о выход первого элемента ИЛИ соединен 00 с первыми входом вторых элементов И и ИЛИ и через элемент НЕ - с входами установки в нулевое состо ние . счетчика и выходных регистров, выход первого элемента И подключен к вторьм входам элементов ИЛИ группы и управл ющим входам выходных элементов И всех групп, инверсный выход второго элемента ИЛИ подключен к входам разрешени записи элементов 2ИИЛИ всех групп и элементов И управлени записью всех групп,, второйA DEVICE FOR COMPARISON I BINARY NUMBERS containing P registers of numbers and equivalence codes, elements AND, OR, and the unit outputs of bits of all G) number registers are connected to the inputs of the first element OR, the outputs of bits of each 1st register number, where i 1,2, ..., p, are connected to the corresponding inputs of the first group of the i -th equivalence node, the output of the OR element is connected to the first input of the AND element, characterized in that, in order to expand the functionality of the device by providing a comparison of the sets of numbers and you dividing sets (subsets) of numbers other than a given set, n registers of a given set, n output registers, a group of N elements AND, a group of n elements OR, AND groups of elements 2I-OR, a counter, n groups of input elements AND, P groups of output elements And, n groups of elements And record control, N groups of delay elements, elements AND, NOT, delay element, the input of the j-th bit of the i-th compared number of the device, where j 1,2, ..., m (m is the number of bits of the compared numbers), is connected to the first information input of the j th ele 2I-YSh of the i -th group, the output of which is connected to the installation input in the single state of the j-th bit of the i -th register, and information input of the j -th element AND the recording control .1 -and group, the output of which is connected to the input setting the unit of the j-th bit of the i-th output register, the output of the j-th bit of which is connected to the information input of the) output element AND 4th group, the output of which is the output of the j-th bit i - the number of the output set of the device, O) the outputs of the bits of each i -th register of the given set Connected to the corresponding inputs of the second group of the i -th node of equivalence, the output of which is connected to the first input of the 1st element AND of the group, the output of which is connected to the first input of the i -th element of the OR group, the output of which is connected to the zero-setting input - the i-th number register, the output of the first element OR is connected 00 to the first input of the second elements AND and OR and through the element NOT to the inputs of the installation to the zero state. the counter and output registers, the output of the first element AND is connected to the second inputs of the elements OR of the group and the control inputs of the output elements AND of all groups, the inverse output of the second element OR connected to the inputs of the recording resolution of elements 2 OR of all groups and elements AND of the recording control of all groups of the second

Description

вход второго элемента И соединен с входом тактовых импульсов устройства а выход - с входами разрешени переписи элементов 2И-ИЛИ всех групп и входных элементов И всех групп, через элемент задержки - с вторыми входами элементов И группы и счетным входам счетчика, выходы ра,р дов которого подключены к входам третьего элемента И, выход которого соединен с вторыми входами первого элемента И и второго элемента ИЛИ и третьим инверсным входом второго элемента И, пр мой выход J -го разр да k -го регистра числа, где к , ...(ti-1), подк.шочен через соответствующий элемент задержки k -и группы к второму информационному входу j -го элемента 2И-ИЛИ. (k+1)-й группы, пр мойthe input of the second element I is connected to the input of the clock pulses of the device and the output with the resolution inputs of the census of elements 2I-OR of all groups and input elements AND of all groups; which is connected to the inputs of the third element AND, the output of which is connected to the second inputs of the first element AND and the second element OR, and the third inverse of the second element AND, the direct output of the jth bit of the kth register of the number, where k, ... ( ti-1), connected via Enikeev delay element k -u group to the second data input of the j -th 2I-OR element. (k + 1) -th group, my

0450304503

выход j -го разр да п -го регистраoutput j-th yes p th register

числа соединен через соответствующий элемент задержки Г| -и группы с вторым информационным входом j -го элемента 2И-ИЛИ первой группы, инверсный выход j -го разр да k -го регистра числа подключен через соответствующий элемент задержки k -и группы соответственно к информационному «ходу J -го входного элемента (k+1)-й группы, инверсньш выход j -го разр да Л -го регистра числа через соответствующий элемент задержки П -и группы соединен с информационным входом -го входного элемента И первой группы, выход каждого -го входного элемента И -и группы подключен к входу установки в нулевое состо ние j-ro разр да -го .регистра числа.number is connected through the corresponding delay element G | -and groups with the second information input of the j-th element 2I-OR of the first group, the inverse output of the j-th bit of the k-th number register is connected via the corresponding delay element of the k -th group and respectively to the information "move of the J-th input element (k +1) -th group, inverse output of the j-th digit of the L-th register of a number through the corresponding delay element of the P -th group is connected to the information input of the -th input element AND of the first group, the output of each -th input element And -and group is connected to the zero state setup input j-ro bit -th .registra number.

Изобретение относитс к автоматике и вычислительной технике иМожет быть использовано в устройствах контрол и управлени .The invention relates to automation and computing and can be used in monitoring and control devices.

Известно устройство дл вьиелени экстремального из П m -разр дных двоичных чисел, содержащее m и-входовых элементов ИЛИ, т -разр дные регистры , hi трехвходовых элементов И и по одному, In -входовому элементу ИЛИ на каждое из двоичных чисел .It is known a device for extremal extraction of P m-bit binary numbers, containing m and OR input elements, t-bit registers, hi three-input elements AND, and one, In-input input OR for each of the binary numbers.

Недостаток устройства - ограниченные функциональные возможности опре-; дел ет экстремальное из Ч m -разр дных двоичных чисел. . The disadvantage of the device is the limited functionality defined; makes extreme of m-bit binary numbers. .

Наиболее близкимк предлагаемому по техническому решению вл етс устройство дл сравнени только из П двоичных чисел, содержащее п кольцевых регистров сдвига, входы которых соединены между собой и подключены к входной шине устройства, пр мые выходы всех кольцевых регистров сдвига соединены с входами первой схемы ИЛИ и с одним из входов соответствующей схемы равнозначности, а инверсные выходы - с входами второй схемы ИЛИ, выходы схем ИЛИ подключены к входам И, второй вход каждой из схем равнозначности соединен с шиной управлени , а их управл ющие входы подключены к выходу схемы И, выходы схем равнозначности св заны с входами сброса соответствующих кольцевых регистров сдвига zj .The closest to the proposed technical solution is a device for comparison only from P binary numbers, containing n ring shift registers, whose inputs are interconnected and connected to the device input bus, the forward outputs of all ring shift registers are connected to the inputs of the first OR circuit and one of the inputs of the corresponding equivalence circuit, and the inverse outputs with the inputs of the second OR circuit, the outputs of the OR circuit are connected to the AND inputs, the second input of each of the equivalence circuits is connected to the control bus, and control inputs connected to the output of the AND gate, the outputs of equivalence circuits coupled to the reset inputs of respective annular zj shift registers.

Недостаток устройства - ограниченные функциональные возможности позвол ет определ ть экстремельное число только из И сравниваемых чисел. Цель изобретени - расширение функциональных возможностей устройства за счет обеспечени сравнени множеств чисел и выделени множеств (подмножеств) чисел, отличных от заданного множества.The drawback of the device is that the limited functionality allows determining the extremum number only from AND of the compared numbers. The purpose of the invention is to expand the functionality of the device by providing a comparison of sets of numbers and highlighting sets (subsets) of numbers other than a given set.

Поставленна цель достигаетс тем, что в устройство дл сравнени И двоичных чисел, содержащее tl регистров чисел и tt узлов равнозначности, элементы И, ИЛИ, причем единичныеThe goal is achieved by the fact that in the device for comparing AND binary numbers, containing tl registers of numbers and tt of equivalence nodes, the elements AND, OR, and the unit

выхода разр дов всех П регистров чисел соединены с входами первого элемента ИЛИ, выходы разр дов каждого -го регистра числа, где j 1, 2,..., П , подключены к соответствующим входам первой группы i -ого узла равнозначности, выход элемента ИЛИ подключен к первому входу элемента И, введены П регистров заданного множества , и выходных регистров, груп:па п элементов И, группа И элементов ИЛИ, п групп элементов 2И-Ш1И, счетчик, П групп входных элементов и, п групп выходных элементов И, групп элементов И управлени записью , П групп элементов задержки, элементы И, НЕ, элемент задержки, причем вход -го разр да i -го сравниваемого числа устройства,где 1,2,..., m (m- число разр дов сравниваемых чисел), соединен с первым информационным входом j -го элемента 2И-ИЛИ i -и группы, выход которого подключен к входу установки в единичное состо ние j -го разр да i-го регистра, и информационным входом -го элемента И управлени записью 1 -и группы, выход которого подключен к входу установки в единич- ное состо ние -го разр да ( -го выходного регистра, выход j -го разр да которого соединен с информационным входом j -го выходного элемента И 1-й группы, выход которого вл етс выходом i -го разр да i -го числа выходного множества устройства,выходы разр дов каждого -го регистра заданного множества подключены к соответствующим входам второй группы 1-го узла равнозначности, выход которого соединен с первым входом i -го элемента И группы, выход которого соединен с первым входом i -го элемента ИЛИ группы, вькод которого подключен к входу установки в нулевое состо ние i -го регистра числа, выход первого элемента ИЛИ соединен с первыми входом вторых элементов И и ИЛИ и через элемент НЕ - с входами установки в нулевое состо ние счетчика и выходных регистров, выход первого элемента И подключены к вторым входам элементов ИЛИ группы и управл ющим входам выходных элементов И всех групп, инверсный выход второго элемента ИЛИ подключен к входам разрещени записи элементов 2И-ИЛИ всех групп и элементов И управлени записью всех групп, второй вход второго элемента И соединен с входом тактовых импульсов устройства, а выход с входами ра решени переписи элементов 2И-Ш1И всех групп и входных элементов И всех групп, через элемент задержки - с вторыми входами элеменthe output of the bits of all P of the number registers is connected to the inputs of the first OR element, the outputs of the bits of each th register of the number, where j 1, 2, ..., P, are connected to the corresponding inputs of the first group of the i-th equivalence node, the output of the OR element connected to the first input of the element I, entered the P registers of a given set, and output registers, groups: pa n elements And, a group And elements OR, n groups of elements 2И-Ш1И, counter, П groups of input elements и, n groups of output elements И, element groups and recording controls, n delay element groups, and the elements AND, NOT, the delay element, the input of the -th bit of the i-th compared number of the device, where 1,2, ..., m (m is the number of bits of the compared numbers), is connected to the first information input of the j-th element 2I-OR of the i -th group, the output of which is connected to the installation input to the unit of the j-th digit of the i-th register, and information input of the -th element AND control of the recording of the 1st group, the output of which is connected to the installation input in the unit - th state of the th digit (th output register, the output of the j th digit of which is connected to the information input j - On the output element AND of the 1st group, the output of which is the output of the i-th bit of the i-th number of the output set of the device, the bit outputs of each th register of a given set are connected to the corresponding inputs of the second group of the 1st equivalence node, the output of which connected to the first input of the i -th element of AND group, the output of which is connected to the first input of the i -th element of the OR group, whose code is connected to the input of setting the zero state of the i -th number register, the output of the first OR element connected to the first input of the second elements And OR and through the element NOT - with the inputs for setting the zero state of the counter and output registers, the output of the first element AND are connected to the second inputs of the elements OR of the group and the control inputs of the output elements AND of all groups, the inverse output of the second element OR is connected to the inputs of the element recording resolution 2I-OR of all groups and elements AND control of the recording of all groups, the second input of the second element AND is connected to the input of clock pulses of the device, and the output to the inputs of the census resolution of elements 2I-Ш1И of all groups and input elements And all x groups, through the delay element - with the second inputs

тов И группы и счетным входам счетчика , выходы разр дов которого подключены к входам третьего элемента И, выход которого соединен с вторыми входами первого элемента И и второго элемента ИЛИ и третьим инверсным входом второго элемента И, пр мой выход j -го разр да k -го регистра числа , где k 1,2,..., (И-1), подключен через соответствующий элемент задержки -и группы к второму информационному входу j -го элемента 2И-ИЛИ (k+1)-й группы, пр мой выход j -го разр да п -го регистра числа соединен через соответствующий элемент задержки п-и группы с вторым информационным входом J -го элемента 2ИИЛИ первой группы, инверсный выход j-го разр да k -го регистра чисЛа подключен через соответствующий элемент задержки k -и группы соответственно к информационному входуj -говходного элемента (Ь+1)-й группы инверсный выход j -го разр да п -го регистра числа через соответствующийCommodity AND groups and counting inputs of the counter, the bit outputs of which are connected to the inputs of the third element AND, the output of which is connected to the second inputs of the first element AND and the second element OR and the third inverse input of the second element AND, the direct output of the j-th bit k - th register of the number, where k 1,2, ..., (I-1), is connected through the corresponding delay element and group to the second information input of the j-th element of the 2I-OR (k + 1) -th group, direct the output of the j-th bit of the p-th register of a number is connected through the corresponding delay element of the n-group with the second inf By the input input of the J-th element 2ILI of the first group, the inverse output of the j-th bit of the k-th register of the number is connected via the corresponding delay element of the k -th group respectively to the information input of the j-th input element (L + 1) -th group inverse output j - th bit of the p-th register number through the corresponding

1 элемент задержки П -и группы соедиI ней с информационным входом j -го входного элемента И первой группы, выход каждого j -го входного элемента И 1 -и группы подключен к входу установки в нулевое состо ние j -го разр да i -го регистра числа.1 delay element P of group i is connected to the information input of the jth input element AND of the first group, the output of each jth input element AND of the 1st group is connected to the input of setting to the zero state of the jth digit of the ith register numbers

На чертеже представлена схема устройства .The drawing shows a diagram of the device.

Устройство содержит регист0 ры ((с парафазными входами) 3 -3, узлы 4ц-4 равнозначности, группы элементов 2И-ИЛИ ,группы элементов И 6,-6, , элементы ИЛИ 9,-9ц, 10 и 11, элементы И 121А и , элемент НЕ 16, счетчик 17, группы элементов . держки, элемент 19 задержки, группы входов , группы.выходов 21j21п , вход 22 тактовых импульсов.The device contains registers ((with paraphase inputs) 3 -3, equivalence nodes 4ts-4, groups of elements 2И-OR, groups of elements И 6, -6, elements OR 9, -9ц, 10 and 11, elements И 121А and , element 16, counter 17, groups of elements. holders, element 19 of delay, groups of inputs, groups.exits 21j21p, input 22 clock pulses.

0 Устройство работает следующим образом.0 The device operates as follows.

В исходном состо нии в регистрах 2,-2f записано заданное множест во чисел, регистры , счетчик 17 - в нулевом состо нии, на выходе элемента ИЛИ 11 - 1, элементы 2И-ИЛИ групп 5,,-5 и И групп открыты дл приема мно ,. жества чисел. Первое множество чисел поступает на группы входов и через элементы 2И- ИЛИ группы , и элементы И групп , записываетс в регистры 1(-1п и 3,-3f соответственно. На выходе элемента ИЛИ 10 по вл етс 1, закроетс элемент ИЛИ 11 и, следовательно, элементы 2И-ИЛИ групп и элементы И групп 6j-6f, дл приема следующего множества чисел, откроетс элемент И 12. Через открытый элемент И 12 на счетный вход счетчика 1 вторые управл ющие входы элементов 2И-ИЛИ групп 5i| -5 и управл ющие входы элементов И групп начинают поступать тактовые импульсы с входа 22. С поступлением каждого тактового импульса (такт работы) содержимое счетчика 17 увеличиваетс на единицу и происходит перепись чисел по кольцу в регистрах 1(-1rj. В каждом такте работы устройства происходит сравнение в узле 4ц равнозна ности (где 1,2,... ц) чисел, записанных соответственно в регистрах 1j и 2. Если числа, наход щиеи 2, равны, то ре с в регистрах гистр 1, устанавливаетс в нулевое состо ние по сигналу с выхода схемы 41. 1)авнознач«ости, поступающему через элементы И 15 J и ШШ 9 на Сброс регистра 1 . вход Если поступившее множество чисел ,соответствует заданному или вл етс его подмножеством, то через р -тактов , где р - количество чис1гл в поступившем множестве (подмножестве) JBce регистры Ij-1 наход тс в нулевом состо нии, на выходе элемента ИЛИ 10 по вл етс О, следовател но, закроетс элемент И 12, прекрати подачу тактовых импульсов на счетный вход счетчика 17, вторые управл ющие входы элементов 2И-ШШ групп 5j( -51, и управл ющие входы элементов И групп 8i-8fl, установ тс в О регистры ) и счетчик 17 сигналов, поступивших на их входы Сброс через элемент НЕ 16, на выходе элемента ИЛИ 1 1 имеетс 1 . Следовательно, элементы 2И-ИПИ группы 5,-5ц и элементы И групп открыты дл приема следующего множества чисел, т.е.. устройство наход итс в исходном состо нии. Если поступившее множество чисел не соответствует заданному или не вл етс его подмножеством, то через (П + 1) такт на выходе элемента ИЛИ 10 имеетс 1, закроетс элемент И 12, прекратив подачу тактовых импульсов на счетный вход счетчика 17, вторые управл ющие входы элементов 2И-Ш1И групп 5 р 5f и управл ющие входы элементов И групп , в счетчике 17 имеетс число (п+1), а на выходе элемента И 14 - 1 (элемент И 14 - дешифратор числа п+1). Следовательно, на выходе элемента И 13 по вл етс сигнал, который поступает на управл ющие входы элементов И Групп , и разрешает вьщачу чисел из регистров 3,- 3 на выходы 21,-21( устройства, устанавливает регистры 1|(- If, в нулевое состо ние, пос .тупив на вход Сброс этих регистров через элементы ИЛИ . На выходе элемента ИЛИ 10 по вл етс О, устанавливаютс в нулевое состо ние регистры и йчетчик 17 сигналом , поступившим на их входы Сброс через элемент НЕ 16, на выходе элемента И 14 имеетс О, а на выходе элемента ИЛИ 11 - 1. Следовательно, элементы 2И-ШШ групп и элементы И группы открыты дл приема следующего множества чисел, т.е. устройство находитс в исходном состо нии. Таким образом устройство вьщает множества или подмножества чисел, отличные от заданного. Технико-экономический эффект изобретени заключаетс в расширении функциональных возможностей устройства . Предлагаемое устройство при относительной простоте технической реализации и небольшом количестве стандартных элементов вычислительной техники обеспечивает вьшолнение функций сравнени множеств чисел и выде- л ет множества (подмножества) чисел, отличные от заданного множества.In the initial state, registers 2, -2f contain the specified set of numbers, registers, counter 17 - in the zero state, at the output of the element OR 11 - 1, elements 2И-OR of groups 5, - 5 and AND groups are open for receiving me, numbers of numbers. The first set of numbers goes to the input groups and through the elements of 2I-OR groups, and the elements of AND groups, is written to registers 1 (-1p and 3, -3f, respectively. At the output of the OR 10 element, 1 appears, the OR 11 element closes and therefore, the elements of the 2I-OR groups and the elements AND of the groups 6j-6f, for receiving the next set of numbers, the element AND 12 will open. Through the open element AND 12 at the counting input of counter 1, the second control inputs of the elements 2I-OR of the groups 5i | -5 and the control inputs of the elements of the And groups begin to receive the clock pulses from the input 22. With the arrival m of each clock pulse (clock cycle), the contents of counter 17 is incremented by one and the numbers are rewritten around the ring in registers 1 (-1rj. At each device operation cycle, a comparison is made at the equivalent node 4c (where 1.2, ... c) The numbers recorded respectively in registers 1j and 2. If the numbers that are 2 are equal, then the reg in registers gist 1 is set to the zero state by a signal from the output of circuit 41. 1) The sign of the spine coming through AND 15 elements J and ШШ 9 on Reset register 1. input If the received set of numbers corresponds to a given one or is a subset of it, then through the p-contacts, where p is the number of numbers in the incoming set (subset) of JBce, the registers Ij-1 are in the zero state, at the output of the OR element 10 Therefore, the element 12 will be closed, stop the supply of clock pulses to the counting input of counter 17, the second control inputs of elements 2I-WIII groups 5j (-51, and the control inputs of elements AND groups 8i-8fl, are set to O registers) and counter 17 signals received at their inputs Reset via e ement NOT 16, at the output of OR 1 1 1 element there. Therefore, the elements 2I-IPI groups 5, -5ts and the elements AND groups are open to receive the next set of numbers, i.e. the device is in its original state. If the received set of numbers does not correspond to the specified one or is not a subset of it, then after (P + 1) the clock at the output of the element OR 10 there is 1, the element 12 will close, stopping the supply of clock pulses to the counting input of the counter 17, the second control inputs of the elements 2I-S1I groups 5 p 5f and control inputs of elements And groups, in the counter 17 there is a number (n + 1), and at the output of the element 14 there is 1 (element 14 and the decoder of the number n + 1). Consequently, the output of the element And 13 appears signal, which is supplied to the control inputs of the elements And groups, and allows the numbers from the registers 3, - 3 to the outputs 21, -21 (devices, sets registers 1 | (- If, in zero state, having bounced to the input. Resetting these registers through OR elements. At the output of the element OR 10 appears O, the registers and meter 17 are set to zero by a signal received at their inputs Reset through the element NOT 16, at the output of the element And 14 is O, and at the output of the element OR 11 - 1. Therefore, the elements of the 2I-ShSh groups The elements and groups are open to receive the next set of numbers, i.e., the device is in its original state. Thus, the device has sets or subsets of numbers that are different from the given one. The technical and economic effect of the invention is to expand the functionality of the device. given the relative simplicity of the technical implementation and a small number of standard elements of computer technology, it provides the implementation of comparison functions of sets of numbers and highlights the twa (subsets) of numbers other than a given set.

Claims

DEVICE FOR COMPARISON

N BINARY NUMBERS, containing P registers of numbers and η nodes of equivalence, AND, OR elements, and the unit outputs of the digits of all AND number registers connected to the inputs of the first OR element, the outputs of the digits of each 1st register of the number, where 1 = 1,2,. .., η, are connected to the corresponding inputs of the first group of the ιth node of equivalence, the output of the OR element is connected to the first input of the AND element, characterized in that, in order to expand the functionality of the device by ensuring comparison of sets of numbers and selection of sets (subsets) chi villages other than a given set, η registers of a given set, η output registers, a group of P AND elements, a group of η OR elements, H groups of II-OR elements, a counter, n groups of input elements AND, P groups of output elements AND, are introduced into it and groups of recording control elements AND, P groups of delay elements, AND elements, NOT, delay element, and the input of the jth discharge of the compared device number, where j = 1,2, ..., W (w is the number of bits compared numbers), is connected to the first information input of the jth element of the 2nd AND-OR ιth group, the output of which is it is connected to the input of the installation in the single state of the Jth category of the 1st register, and the information input of the jth element of the recording control. The <th group, the output of which is connected to the installation input in the single state of the jth category of ι - th output register, the output of the jth discharge of which is connected to the information input of the jth output element of the And <th group, the output of which is the output of the jth bit of the ίth number of the output set of the device, the outputs of the bits of each 1st register of the given set connected to the corresponding inputs of the second Rupp ι equivalence -th node, whose output is connected to a first input

Of the 1st element of the AND group, the output of which is connected to the first input of the i-th element of the OR group, whose output is connected to the input of the zero state of the i-th number register, the output of the first OR element is connected to the first input of the second AND and OR elements and through the element NOT - with the inputs of setting the counter and output registers to zero, the output of the first AND element is connected to the second inputs of the OR elements of the group and the control inputs of the output elements AND of all groups, the inverse output of the second OR element is connected to the recording permission inputs IIIR elements of all groups and elements AND of recording control of all groups _{; the} second one »1104503 the input of the second element AND is connected to the input of the device’s clock pulses, and the output is connected to the enable inputs of the census of 2I-OR elements of all groups and input elements AND of all groups, through the delay element - with the second inputs of the AND elements of the group and the counting inputs of the counter, the outputs of the discharges of which are connected to the inputs of the third AND element, the output of which is connected to the second inputs of the first AND element and the second OR element and the third inverse input of the second And element, ryamoy output j -th bit to the -th register number, where k - 1,2, ... (n-1) is connected via a delay element corresponding to the jth group to the second data input of the j-th element 2I-OR. (k + 1) th group, the direct output of the jth discharge of the ηth register of the number is connected through the corresponding delay element of the nth group to the second information input of the jth element of the 2nd AND-OR of the first group, the inverse output of the jth discharge to of the ith register of the number is connected through the corresponding delay element to the ith group, respectively, to the information input of the jth input element of the (k + 1) th group, the inverse output of the jth discharge of the nth register of the number through the corresponding delay element of the ith group connected to the information input of the j-th input element AND of the first group, the output of each j-th input element AND of the <-th group is connected to the input of the j-ro discharge of the 1st register of the number in the zero state.