SU1358087A1 - Стандартизируемый блок пам ти с N состо ни ми и полным автоматным графом - Google Patents

Стандартизируемый блок пам ти с N состо ни ми и полным автоматным графом Download PDF

Info

Publication number
SU1358087A1
SU1358087A1 SU787770119A SU7770119A SU1358087A1 SU 1358087 A1 SU1358087 A1 SU 1358087A1 SU 787770119 A SU787770119 A SU 787770119A SU 7770119 A SU7770119 A SU 7770119A SU 1358087 A1 SU1358087 A1 SU 1358087A1
Authority
SU
USSR - Soviet Union
Prior art keywords
memory
elements
inputs
outputs
output
Prior art date
Application number
SU787770119A
Other languages
English (en)
Inventor
Деринг Гюнтер
Хуммитцы Петер
Кениг Райнер
Крюгер Хайнц
Квек Лотар
Original Assignee
Академи Дер Виссеншафтен Дер Гдр (Инопредприятие)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Академи Дер Виссеншафтен Дер Гдр (Инопредприятие) filed Critical Академи Дер Виссеншафтен Дер Гдр (Инопредприятие)
Application granted granted Critical
Publication of SU1358087A1 publication Critical patent/SU1358087A1/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Debugging And Monitoring (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

1. Стандартизируемый электронный блок пам ти дл  реализации последовательных система цифрового управлени  с п состо ни ми, где за любым ак- - туальным состо нием может следовать любое состо ние, с п элементами пам ти j где перед информационным входом каждого элемента пам ти последовательно включен элемент И, каждый используемый выход блока пам ти св зан по крайней мере с одним из этих элементов И, а к остальным входам элементов И подключены линии дл  ко мандных сигналов при переходах между состо ни ми управл емого процесса, отли„чающийс  тем, что. каждый выход элементов И 6 соединен с соответствующим входом схемы 1 тактировани , реализованной в виде логической схемы ИЛИ и -соединенной выходом с тактовыми входами всех элементов пам ти S, выходы элементов пам ти S и выход схемы 1 тактировани  соединены с входами схемы 4 блокировки , а выходы схемы 4 блокировки соединены с вьпсодами а. блока 5 пам ти. 2. Блок пам ти по п. 1, отличающийс  тем, что св зь между выходом схемы тактировани  1 и тактовыми входами элементов 5 пам ти установлена с помощью внешних схемных элементов, причем при использовании только одного блока 5 пам ти эта внешн   св зь установлена перемычкой , а при использовании нескольких блоков 5 пам ти выходы К схемы 1 тактировани  собраны элементами ИЛИ и через входа L подключены ко всем элементам пам ти S всех блоков 5 пам ти . с (Л со СП 00 о оо

Description

Изобретение относитс  к стандартизируемому блоку пам ти дл  реализа - ции п состо ний .с полным автоматным графом. С ростом автоматизации производства растет число, объем и сложность проектируемых систем управлени . Это выдвигает требование к отысканию методов дл  быстрой, простой и надежной проектировки с максимальным использованием стандартных готовых блоков, а также систем с большой надежностью и гибкостью применени . Изобретение относ 1тс  к такому последовательному блоку, применение которого в сочетании с определенной структурой управлени  обеспечивает выполнение этих требований.
Известна схема пам ти с п состо ни ми , разработанна  дл  анализа входных последовательностей.
Эта схема в указанном виде не реализует полного автоматного графа. Это свойство можно получить лишь путем схемотехнических мер. Кроме то-г го, эта схема принципиально не допускает кодированных реализаций блока пам ти.
Известна схема пам ти дл  реализа35
40
ции п состо ний с полным графом пере- зо- основе изобретени  лежит задача
создать такой стандартизируемый электронный блок пам ти дл  реализации цифровых последовательных систем управлени  с п состо ни ми, где за любым актуальным состо нием может следовать также любое состо ние, который имеет п входов и выходов-, а также п элементов пам ти, используемые выходы которого вывод тс  через эле-, менты И обратно на входы, причем на остальные входы элементов И при изменени х состо ни  управл емого процесса подаютс  сигналы управлени , который за счет.специальных тактирований 4g и блокировок отличалс  бы возможностью асинхронной характеристики параметра срабатьшани ; вЪзможностью несложного объединени  нескольких блоков пам ти в.одной общей схеме, обладающей при соответственно большем числе состо ний теми же свойствами, что и отдельный блок пам ти; надежностью реализации прогонок через несколько состо ний управлени -; возможностью несложного расширени  блока, чтобы он принимал помехозащищенный код при нарушении кода Обработки.
Согласно изобретению задача решаетс  таким образом, что каждый выход
ходов, предусматривающа  использование триггеров без счетного входа. Полнота графа переходов обеспечиваетс  тем, что каждому состо нию i из общего числа состо ний схемы п взаимно-однозначно сопоставл ютс  входные сигналы , где Ldn - наименьшее целое число, большее или равное Ldn, и кадое ребро автоматного графа имеет вес элементарной конъюк- ции входного сигнала, соответствующего состо нию i. Следовательно, управление такой схемой с п состо ни ми осуществл етс  посредством линий св зи.
Это большое число линий св зи  вл етс  существенным недостатком как с точки зрени  надежности, так и в отношении практического применени  этой схемы.
Известны также схемы пам ти, которые в рамках програмного управлени  используютс  как программные датчики (Директивы по проектированию стандартных блоков DREL ОБА Народному предпри тию Реглерверк, Дрезден, 1974). Эти схемы работают по принципу регистров сдвига и реализуют циклический процесс. Лишь с помощью
50
дополнительных затрат на логику, возникающих заново дл  каждой.проблемы, может быть достигнута полнота автоматного графа-.
На современном уровне техники неизвестна схема пам ти, в которой дл  реализации некоторого полного (и тем самым любого) автоматного графа с общим числом состо ний п было бы достаточно п входных линий, которую при использовании в цифровом управлении можно было бы вводить независимо от проблем управлени  и тем самым стандартизировать, котора  не допускала бы динамических ошибок и не выдавала бы их на своих выходах. J
Цель изобретени  - создание стандартизируемого и следовательно интегрируемого и реализуемого на любой элементной базе блока дл  осуществлени  цифрового управлени , отличающе-, гос  возможностью простой и надежной проектировки и удовлетвор ющего кри-: 5 тери м высокой общей надежности и простоты контрол , чем устран ютс  указанные в обзоре современного состо ни  техники недостатки известных технических решений.
5
0
15
элемента И соедин етс  с соответствующим входом реализованной в виде  чейки ИЛИ схемы тактировани , выход
которой подключен к тактовым входам
5
всех элементов пам ти. Выходы элементов пам ти и выход схемы тактировани  соединены с входамисхемы блокировки дл  реализации конъюнкции выходньпс сигналов элементов пам ти и инверсно-ю го тактового сигнала в качестве блокирующего сигнала. Выходы схемы блокировки подключены к выходам блока пам ти. Дл  обеспечени  совместного включени  нескольких блоков пам ти св зь между выходом схемы тактировани  и тактовыми входами элементов пам ти установлена посредством внешних схемных элементов, что  вл етс  преимуществом изобретени . При ис,-. пользовании только одного блока пам ти эта св зь создаетс  с помощью перемычки. При использовании нескольких блоков пам ти выходы схемы тактировани  собираютс  с помощью элементов ИЛИ и через входы соедин ютс  со всеми элементами пам ти всех блоков пам ти.
В рамках структуры, использующей
а также нулевую зан тость выходов блока пам ти. Изменение ненулевой зан тости входов в нулевую приводит к выводу на выходы записанной в пам  ти зан тости. Благодар  обратной св  зи выходов блока пам ти с входами через элементы И нулева  зан тость выходов пам ти, обусловленна  ненулевой зан тостью входов пам ти, приводит к тому, что ненулева  зан тост входов пам ти переходит в нулевую зан тость, тем самым завершаютс  переходы между состо ни ми, и блок пам ти выдает новое состо ние. На основе выбранного принципа тактирова ни  внутри блока пам ти дл  переходо между состо ни ми не нужно осуществл ть  вного задани  времени. Переходы между состо ни ми определ ютс  лишь динамическими свойствами примен емых элементов схемы.
На фиг. 1 изображена блок-схема блока пам ти; на фиг. 2 - то же, с 25 дополнительйым самоконтролем; на
фиг, 3 - блок-схема по фиг. 2, реали зуема  в электронных элементах дл  состо ний и обработки одного
20
из п кодов с использованием D-тригпринцип блокировки, блок пам ти пред- 30 теров и элементов НЕ-И; на фиг. 4 - назначен дл  .реализации состо ний структура цифрового управлени  с ис- некоторой проектируемой системы уп-., равлени . Сигнал L на некотором выходе представл ет при этом состо ние и деблокирует те входы блока пам ти, на которые могут поступать команды перехода состо ни  в следующее Состо ние , Командь переходов между состо ни ми и выходные сигналы блока
40
35
пам ти подаютс  через элементы И на входы блока пам ти.
При использовании блока пам ти в сочетании с названной структурой исключаетс  определение условий набора и сброса. Проблема проектировани  последовательных схем упрощаетс  до пробдемы разработки комбинаторных схем. Используемый принцип блокировки позво 1 ет одновременно выполн ть несколько услоний передачи, что существенно упрощает решение задачи проектировани .
Изменение нулевой зан тости входов блока пам ти в такую зан тость, при котором по крайней мере один вход загружен единицей ненулева  зан тость вызывает запись в пам ть актуальной зан тости и сброс зан тости , записанной перед этим в пам ть,
пользованием предложенного блока пам ти .
На фиг. 1 входы е блока 5 пам ти св заны с состо щим из нескольких элементов пам ти блоком 2 пам ти. Управление элементами пам ти S осуществл етс  посредством тактового сигнала , который формирует схему тактировани  в зависимости от изменений зан тости входов. Если один блок достаточен дл  решени  задачи управлени , то между выходом К и входом L устанавливаетсй перемычка, в против- g ном случае перемычка снимаетс , и образованные внутренние тактовые сигналы; проход  .через элемент ИЛИ, группируютс  и подаютс  на вход внешнего тактировани  отдельных блоков пам ти. Дл  подавлени  возмущающих воздействий динамических переходных процессов к блоку 2 пам ти подключаетс  схема 4 блокировки. Эта блокировка срабатывает в ответ на тактовый сигнал и действует в течение переходных процессов элементов пам ти S,
На фиг. 2 изображено дополнительное устройство 3 самоконтрол , которое подключено к блоку 2 пам ти. Это
50
55
5
а также нулевую зан тость выходов блока пам ти. Изменение ненулевой зан тости входов в нулевую приводит к выводу на выходы записанной в пам ти зан тости. Благодар  обратной св зи выходов блока пам ти с входами через элементы И нулева  зан тость выходов пам ти, обусловленна  ненулевой зан тостью входов пам ти, приводит к тому, что ненулева  зан тость входов пам ти переходит в нулевую зан тость, тем самым завершаютс  переходы между состо ни ми, и блок пам ти выдает новое состо ние. На основе выбранного принципа тактировани  внутри блока пам ти дл  переходов между состо ни ми не нужно осуществл ть  вного задани  времени. Переходы между состо ни ми определ ютс  лишь динамическими свойствами примен емых элементов схемы.
На фиг. 1 изображена блок-схема блока пам ти; на фиг. 2 - то же, с 5 дополнительйым самоконтролем; на
фиг, 3 - блок-схема по фиг. 2, реали- зуема  в электронных элементах дл  состо ний и обработки одного
0
30 теров и элементов НЕ-И; на фиг. 4 - структура цифрового управлени  с ис-
40
35
пользованием предложенного блока пам ти .
На фиг. 1 входы е блока 5 пам ти св заны с состо щим из нескольких элементов пам ти блоком 2 пам ти. Управление элементами пам ти S осуществл етс  посредством тактового сигнала , который формирует схему тактировани  в зависимости от изменений зан тости входов. Если один блок достаточен дл  решени  задачи управлени , то между выходом К и входом L устанавливаетсй перемычка, в против- g ном случае перемычка снимаетс , и образованные внутренние тактовые сигналы; проход  .через элемент ИЛИ, группируютс  и подаютс  на вход внешнего тактировани  отдельных блоков пам ти. Дл  подавлени  возмущающих воздействий динамических переходных процессов к блоку 2 пам ти подключаетс  схема 4 блокировки. Эта блокировка срабатывает в ответ на тактовый сигнал и действует в течение переходных процессов элементов пам ти S,
На фиг. 2 изображено дополнительное устройство 3 самоконтрол , которое подключено к блоку 2 пам ти. Это
50
55
устройство провер ет, выдают ли выходы блока 5 пам ти допустимые кодовые наки. При по влении недопустимого кодового знака вырабатываетс  сигнал ошибки. За устройством 3 самоконтрол  размещена схема 4 блокировки, котора  деблокирует п выходов лишь в том случае, если нет сигнала ошибки или тактовый сигнал больше не пода- етс .
На фиг, 3 четыре входы е -е соединены с информационными входами элементов пам ти S,-6, В качестве элементов пам ти используютс  D-триг- геры.-3 . .
Элементы отрицани  и.Т,-,, а также элементы и Т формируют в зависимости от изменений входных сигналов схему тактировани . Тактовый генератор параллельно управл ет элементами пам ти , побужда  их при этом к прин тию поступающей информации. Внутренний тактовьй сигнал выводитс  через выход К. Этот сигнал или внешний тактовый сигнал подаетс  на элементы пам ти через вход 1, а на схему блокировки 4 - через вход г. Дл  обеспечени  определенного начального состо ни  после исчезновени  напр жени  элементы пам ти через вход е перевод тс  в нулевое состо ние после восстановлени  рабочего напр жени , и нормальна  работа может быть продолжена .
Элементы НЕ-И и И,-Й и элементы отрицани  И j-Й g образуют устройство 3 самоконтрол . Если загружено более одного элемента пам ти , то соответствующие элементы схемы вырабатывают сигнал ошибки. Через элемент НЕ-И Й, элемент отрицани  И и выход d выводитс  сигнал, используемый дл  внешнего контрол  ошибок. Тем самым сигнализируетс  активность соответствующего блока пам ти, так что в случае одновременного возбуждени  нескольких блоков пам ти, т.е. когда ошибка распределена по нескольким блокам пам ти, срабатывает блокировка всех этих блоков пам ти. По вл ющийс  сигнал ошибки через элементы НЕ-И ЙА,-ЙА4 подаетс  на светоиз- лучающий .диод ЙА{- дл  индикации.
Элементы НЕ-И В -В и элементы отрицани  образуют схему 4 блокировки . Выданный устройством 3 самоконтрол  сигнал ошибки или же посту
0
g
о
пивший через вход г внешний тактовый сигнал или сигнал ошибки вызывают блокировку соответствующих выходов a -а |.
Сигнал L на входе е. вызывает по вление сигнала О на выходе К, и если этот сигнал снова сопр гаетс  через вход 1, то на выходе элемента НЕ-И Т,, возникает сигнал L. Этот действующий в качестве тактового сигнал , который в отличие от сигналов на информационных входах элементов пам ти поступает с задержкой, побуждает к прин тию информации в элементы пам ти S,-S. Сн тие сигна-, на L на входе е. вызывает отключение такта с дополнительной задержкой, вызванной
Элементы схемы самоконтрол , расположенные за эле- ,ментами пам ти S,-S., провер ют, загружено ли более одного элемента пам ти . Если например цз-за соот- 5 ветствующих внутренних ошибок или же воздействий помех загружаютс  элементы пам ти S и Sj, то выходы Q выдают сигнал О. Эти нулевые сигналы вызывают по вление сигналов О на выходах элементов отрицани  ., таким образом элементами НЕ-И В и Bj блокируетс  дальнейший перенос информации элементов цам ти S и
элементами отрицани  . .-g устройства
о
g
Sj. В
таких случа х на всех выходах
5
а,-а
возникает сигнал О. Блокированное состо ние блока 5 пам ти индицируетс  светоизлучающим диодом VIA. Если например за;гружены элементы пам ти Sx и S,, то на их выходах
2
0
5
0
сигнал О, а на выходах, элементов НЕ-И Й и Й по вл ютс  сигналы L, вследствие чего управление светоизлучающим диодом осуществл  етс  через элементы НЕ-И ЙА, ЙА и ЙА. Сигнал L на выходе е вызывает сброс всех элементов пам ти и следовательно сброс блокированного состо ни . Таким образом, блок 5 пам ти вызывает запоминание поступившего на вход е,- .сигнала L и вырабатывает сигнал L на взаимно-однозначном к выходу е -. выходе а.. Этот сигнал L существует до лос,туплени  другого входного сигнала .
При поступлении сигнала на входную линию е. все сигналы на выходных лини х а устанавливаютс  в О дл  значений . На фиг. 4 блок 5 пам ти используетс  дл  построени  системы цифрового управлени . В рамках этой структуры блок 5 пам ти дл  реализации состо ний проектируемой системы управлени . При этом сигнал L на выходе а. представл ет состо ние Z, управлени . Этот сигнал L используетс  дл  деблокировки тех входов 5 пам ти,на которые могут
выражение) перехода из состо ни  Z в состо ние Z ..
Указанное соединение выходов а соответствующими элементами И 6, з вис щее от условий задачи, может о ществл тьс  до и после этих элементов . Из-за того, что блок 5 пам ти должен обработать один из п кодов.
поступать ко ма ндьГн-. перехода состо -ю он может быть проверен .стандартным
ни 
Z. в последующее состо ние Zj , чем обеспечиваетс  реализаци  предусмотренного хода процесса. Дл  этого с помощью элемента И 6 осуществл етс  операци  логического умножени  а.-Н,- , и это значение подаетс  на вход е. блока 5 пам ти. Команда Н,- представл ет собой сигнал L, который образуетс  в логическом элементе из сигналов параметров процесса в случае , если выполнено условие (булево
набором данных Т f 1000, 0100, 001 0001. Дл  этого элементы контрольн го набора данных используютс  в ка ству, зан тости входов. Блок 5 пам 
15 работает безошибочно, если не возн кает зан тость выходов, отличающа  от соответствующей зан тости входо
Признано изобретением по резуль татам экспертизы, осуществленной в
20 домством по изобретательству Герма ской Демократической Республики.
выражение) перехода из состо ни  Z. в состо ние Z ..
Указанное соединение выходов а с1 соответствующими элементами И 6, завис щее от условий задачи, может осуществл тьс  до и после этих элементов . Из-за того, что блок 5 пам ти должен обработать один из п кодов.
он может быть проверен .стандартным
он может быть проверен .стандартным
набором данных Т f 1000, 0100, 0010, 0001. Дл  этого элементы контрольного набора данных используютс  в качеству , зан тости входов. Блок 5 пам ти
работает безошибочно, если не возникает зан тость выходов, отличающа с  от соответствующей зан тости входов.
Признано изобретением по результатам экспертизы, осуществленной ведомством по изобретательству Германской Демократической Республики.
е.
к t с
ft
Составитель О. Скворцов Редактор Л. Гратилло Техред М.ДИДЫК Корректор Г. Решетник
Заказ 6008/56 Тираж 900Подписное
ВНИИПИ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Claims (2)

1. Стандартизируемый электронный блок памяти для реализации последовательных система цифрового управления с ή состояниями, где за любым ак- туальным состоянием может следовать любое состояние, с η элементами памяти, где перед информационным входом каждого элемента памяти последовательно включен элемент И, каждый используемый выход блока памяти связан по крайней мере с одним из этих элементов И, а к остальным входам элементов И подключены линии для ко) мандных сигналов при переходах между состояниями управляемого процесса, отличающийся тем, что каждый выход элементов И6 соединен с соответствующим входом схемы 1 тактирования, реализованной в виде логической схемы ИЛИ и соединенной выходом с тактовыми входами всех элементов памяти S, выходы элементов памяти S и выход схемы 1 тактирования соединены с входами схемы 4 блокировки, а выходы схемы 4 блокировки соединены с выходами а( блока 5 памяти.
2. Блок памяти по п. Г, о т л и ч ающий ся тем, что связь между выходом схемы тактирования 1 и тактовыми входами элементов 5 памяти установлена с помощью внешних схёмных элементов, причем при использовании только одного блока 5 памяти эта внешняя связь установлена перемычкой, а при использовании нескольких блоков 5 памяти выходы К схемы 1 тактирования собраны элементами ИЛИ и через входа L подключены ко всем элементам памяти S всех блоков 5 памяти.
SU787770119A 1977-03-14 1978-03-09 Стандартизируемый блок пам ти с N состо ни ми и полным автоматным графом SU1358087A1 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DD19781677A DD130298B1 (de) 1977-03-14 1977-03-14 Standardisierbarer speicherbaustein mit n zustaenden und vollstaendigem zustandsgraphen

Publications (1)

Publication Number Publication Date
SU1358087A1 true SU1358087A1 (ru) 1987-12-07

Family

ID=5507650

Family Applications (1)

Application Number Title Priority Date Filing Date
SU787770119A SU1358087A1 (ru) 1977-03-14 1978-03-09 Стандартизируемый блок пам ти с N состо ни ми и полным автоматным графом

Country Status (4)

Country Link
CS (1) CS249302B1 (ru)
DD (1) DD130298B1 (ru)
DE (1) DE2808015A1 (ru)
SU (1) SU1358087A1 (ru)

Also Published As

Publication number Publication date
DD130298B1 (de) 1980-11-26
DE2808015A1 (de) 1978-09-28
DD130298A1 (de) 1978-03-15
CS249302B1 (en) 1987-03-12

Similar Documents

Publication Publication Date Title
TW357488B (en) Glitch-free clock enable circuit and method for providing a glitch-free clock signal
US4942577A (en) Logic circuit system with latch circuits for reliable scan-path testing
JP2946658B2 (ja) フリップフロップ回路
US4872004A (en) Plural source arbitration system
GB1264821A (ru)
SU1358087A1 (ru) Стандартизируемый блок пам ти с N состо ни ми и полным автоматным графом
US4365164A (en) Vital contact isolation circuit
US4602339A (en) Method of manufacturing master-slice integrated circuit device
US3846756A (en) Programmable sequential logic circuit
KR900008804B1 (ko) 선견 터미날 카운터 및 터미날 카운트 신호 발생 방법
JPS62159548A (ja) 直列デ−タ伝送回路装置
CN114185289B (zh) 一种联锁保护方法
SU1059576A1 (ru) Устройство дл контрол цифровых узлов
SU1677696A1 (ru) Система контрол источника электропитани
RU1788531C (ru) Устройство дл индикации перегорани плавких предохранителей
SU1674132A1 (ru) Устройство дл контрол логических блоков
JPS58212294A (ja) 機器状態入力方式
RU2117978C1 (ru) Программируемое устройство для логического управления электроприводами и сигнализацией
CN109213626A (zh) 一种状态机及其状态机的控制方法
SU1534453A1 (ru) Устройство дл ввода информации
SU919094A1 (ru) Оптоэлектронный модуль
JPS58117057A (ja) ビツト・パタ−ン発生回路
SU1018131A1 (ru) Нейристор
JPH02260721A (ja) 光遠隔操作装置の受光装置
RU49637U1 (ru) Система для моделирования предсказуемости поведения устройств в условиях неадекватного функционирования элементов