SU1334179A1 - Ячейка пам ти - Google Patents
Ячейка пам ти Download PDFInfo
- Publication number
- SU1334179A1 SU1334179A1 SU792826553A SU2826553A SU1334179A1 SU 1334179 A1 SU1334179 A1 SU 1334179A1 SU 792826553 A SU792826553 A SU 792826553A SU 2826553 A SU2826553 A SU 2826553A SU 1334179 A1 SU1334179 A1 SU 1334179A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- switching
- transistor
- base
- memory cell
- collector
- Prior art date
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
Изобретение относитс к автома тике и вычислительной технике и может быть использовано при построении многофункциональных запоминающих устройств . Целью изобретени вл етс упрощение чейки пам ти. Ячейка пам ти содержит нагрузочный резистор 1, токозадающий р-п-р-транзистор 6 и переключающие п-р-п-транзисторы 7 и 8. Непосредственное соединение между собой переключающих и триггерных элементов позвол ет нар ду с хранением информации осуществл ть ее логическую обработку за счет реализации как неинвертирующих, так и ин- вертируншщх функций и различных способов записи и считывани информации. 1 ил. 5 5 00 со 4 СО
Description
Изобретение относитс к автоматик и вычислительной технике и может быт использовано при построении многофун кциональных запоминающих устройств.
Цель изобретени - упрощение чей ки пам ти.
На чертеже изображена электрическа схема чейки пам ти.
Ячейка пам ти содержит нагрузочный резистор 1, вход 2, выход 3, шину 4 нулевого потенциала, шину 5 питани , токозадающий р-пгр-транзистор
6и переключающие п-р-п-транзисторы
7и 8. Вход 2 соединен с базой транзистора 6, эмиттер которого соединен (J TinnfoT i 5 пт(тат-ш . Эмиттер транзистора / соединен через нагрузочный ре зистор 1 с шиной 4 нулевого потенциала . Вькод 3 соединен с коллектором транзистора 8, база и эмиттер которого соединены соответственно с базой
и эмиттером транзистора 7. В чейке пам ти п-р-п-транзистор 7 выполнен в виде транзистора Шоттки, благодар чему удаетс эффективно ограничить насьпцение транзисторов, что значительно уменьшает врем передачи и хранени информации.
Ячейка пам ти работает следующим образом.
При использовании чейки пам ти в запоминающих устройствах каждый разр д вьшолн етс не более, чем в рдном изолированном кармане, что обеспечивает высокую информационную плотность (от 1500 до 5000 бит/мм
Редактор А.Ревин
Составитель Л.Амусьева Техред Л.Сердюкова
Корр Подп
3965/47 Тираж 589
ВШШШ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, , Раушска наб., д. 4/5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4
при существующих технологических допусках ) . Непосредственное соединение между собой переключающих и триггер- ных элементов позвол ет нар ду с хранением информации осуществл ть ее логическую обработку за счет возможности реализации как неинвертирующих, так и инвертирующих функций и различных способов записи и считывани информации. В сочетании с упрощением схемы и повьшением ее надежности это расшир ет область его применени .
Claims (1)
15 Формула изобретени
Ячейка пам ти, содержаща токозадающий р-п-р-транзистор, переключающие п-р-п-транзисторы и нагрузочный резистор, причем база и коллектор то- козадающего р-п-р-транзистора соединены соответственно с коллектором и базой первого переключающего п-р-п- транзистора, отличающа с
тем, что, с целью упрощени чейки пам ти, база токозадающего р-п-р- траизистора вл етс информационным входом чейки, эмиттер подключен к шине питани чейки, эмиттеры переключающих п-р-п-транзисторов через нагрузочный резистор подключены к шине нулевого потенциала чейки, база первого переключающего п-р-п-тран- зистора соединена с базой второго переключающего п-р-п-транзистора, коллектор второгЬ переключающего п-р-п-транзистора вл етс выходом чейки.
Корректор А.Т ско Подписное
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792826553A SU1334179A1 (ru) | 1979-10-05 | 1979-10-05 | Ячейка пам ти |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792826553A SU1334179A1 (ru) | 1979-10-05 | 1979-10-05 | Ячейка пам ти |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1334179A1 true SU1334179A1 (ru) | 1987-08-30 |
Family
ID=20853597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU792826553A SU1334179A1 (ru) | 1979-10-05 | 1979-10-05 | Ячейка пам ти |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1334179A1 (ru) |
-
1979
- 1979-10-05 SU SU792826553A patent/SU1334179A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| Патент US № 3766534, кл. 340/172, опублик. 1973. . Kaspekovitz D. Solid-state Electronics, 1972, V. 15, № 5, p.502, Bifl.l. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4233672A (en) | High-speed semiconductor device | |
| US3284782A (en) | Memory storage system | |
| KR850004855A (ko) | 반도체 메모리 장치 | |
| JPH0770230B2 (ja) | 半導体メモリ | |
| US4441169A (en) | Static random access memory having a read out control circuit connected to a memory cell | |
| JP2569777B2 (ja) | 入力信号切り換え回路 | |
| EP0151248A2 (en) | High voltage circuit | |
| KR860002100A (ko) | 반도체 기억장치 | |
| US3564300A (en) | Pulse power data storage cell | |
| EP0088421B1 (en) | Semiconductor memory device having tunnel diodes | |
| US4127899A (en) | Self-quenching memory cell | |
| SU1334179A1 (ru) | Ячейка пам ти | |
| US4638461A (en) | Semiconductor memory device | |
| US4644500A (en) | Semiconductor memory device with a controlled precharging arrangement | |
| US4091461A (en) | High-speed memory cell with dual purpose data bus | |
| US4103345A (en) | Semiconductor memory with data detection circuit | |
| EP0083195A2 (en) | Decoder circuit for a semiconductor device | |
| EP0181819B1 (en) | Memory cell power scavenging apparatus and method | |
| US4592023A (en) | Latch for storing a data bit and a store incorporating said latch | |
| JPS5855597B2 (ja) | 双安定半導体メモリセル | |
| EP0251734B1 (en) | Static random-access memory devices | |
| O'Connell et al. | A 4K static clocked and nonclocked RAM design | |
| US3540005A (en) | Diode coupled read and write circuits for flip-flop memory | |
| JPS6196588A (ja) | 半導体記憶装置 | |
| US3686515A (en) | Semiconductor memory |