SU1332533A1 - Параллельный аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к измерительной технике и предназначено дл  преобразовани  широкополосных аналоговых сигналов с разрешающей способностью k-разр дного устройства при одном и (k-1)разр дного устройства при двух входных сигналах. Целью изобретени   вл етс  расширение области применени  за счет возможности одновременного преобразовани  большего числа сигналов. В преобразователь , содержаЕций шифратор 16, дели г -/ 152--/ 7г«- -/ Чп. с (Л I-J I -i /5, V- -; W f- -, 2 1 /6 0 X) ю У1 : :о

Description

тель 3 напр жени , группу 1 компараторов с пам тью, введены п ть мультиплексоров 5-9, два аналоговых сумматора 10 и 11, буферный усилитель

1

Изобретение относитс  к измерительной технике и предназначено дл  преобразовани  параллельным методом широкополосных аналоговых сигналов с методической погрешностью k-разр д- ного устройства при одном входном сигнале и (k-1)-разр дного устройств при двух входных сигналах, измер емых одновременно,

Целью изобретени   вл етс  расширение области применени  за счет возможности одновременного преобразовани  большего числа сигналовi

На фиг, 1 приведена функЦиональ- на  схема предлагаемого устройства; на фиг, 2 - функциональна  схема блока управлени ; на фиг. 3 - временные диа1Т5аммы, по сн юии1е работу устройства .

Параллельный аналого-цифровой преобразователь содержит группу 1, состо щую из (2-1) компараторов с пам тью , блок 2 управлени , делитель 3 напр жени , буферный усилитель А, с первого по п тый мультиплексоры 5-9, первый 10 и второй 11 сумматоры, элемент 12 задержки, инвертор 13, первую 14 и вторую 15 группы, состо щие из (2 -1) элементов ЗИ-НЕ кажда , шифратор 16, группу токоограничива- ющих элементов, выполненных па резисторах 17, первую 18, вторую 19 и третью 20 входные шины, шины 21 и 22 соответственно Готовность и Пуск первые 23 и вторую 24 выход1Ш1е шины и шину 25 Режим.

Блок управлени  содержит с первог по четверть одновибраторы 26-29, первый 30 и второй 3 элементы И-НЕ.

На временных диаграммах отмечены моменты времени t и t прихода запускающего сиг нала II, моменты времени t,, tj и tj выработки сигнала 02 готовности результата и момент tj смены кода 12 режима работы устройства . Кроме того, на временных ди4 , блок 2 управлени , две группы 14 и 15 элементов ЗИ-НЕ, инвертор 13, элемент 12 задержки и группа из (2 - -1) резисторов 17, 1 з.п. ф-лы, 3 ил.

0

g

c 5

0

5

аграммах показаны величина ty, задержки сигналов элементом 12, величины t и времени преобразовани  одного и и двух Ug и и, измер емых сигналов , величина U сигнала опорного источника, сигналы U и u| на выходах аналоговых сумматоров 10 и 11 соответственно и сигналы 01, 03 и 04 на первом выходе блока 2, на выходах мультиплексора 5 и элемента 12 задержки соответственно.

Преобразователь работает следую- п;;им образом.

Двоичный код 12 источника кода режима управл ет двоичным 5 и аналоговыми 6-9 мультиплексорами и обеспечивает в одноканальном режиме измерени  сигнала и„ прохождение на выходы мультиплексоров сигналов U, а в двух- канальном режиме измерени  сигналов UQ и и, - прохождение сигналов U и и . Таким образом, в одноканальном режиме работы на первые входы сумматоров 10 и 11 поступают нулевые сигналы , а на их вторые входь - измер емый сигнал и. Это обеспечивает формирование на выходах сумматоров 10 и 11 сигналов Ug и и,, равных измер - «;мому сигналу U,;, которые поступают на третьи входы компараторов и сравниваютс  с опорными напр жени ми шкалы эквидистантных напр жений, сформированной на первых входах компараторов с помощью источника опорного сигнала U и делител  3 напр жени . В момент t по строб-сигналу II в компараторах запоминаетс  ()-раз- р дный унитарный эквивалент сигналн

и. (to).

Выходные сигналы младших компараторов поступают на вторые и третьи входы элементов ЗИ-НЕ первой группы 14, выходные сигналы старших компараторов - на вторые и третьи входы элементов ЗИ-НЕ второй группы 15, а выходной сигнал -го компаратора проходит через мультиплексор 5 и поступает на вход элемента 12 задержки , на первые входы элементов ЗИ-НЕ первой группы через инвертор 13, а на первые входь элементов ЗИ-НЕ второй группы 15 непосредственно. Это обеспечивает формирование на входах шифратора 16 единичного позиционного кода из унитарного кода младших компараторов в случае , /2 или из унитарного кода старших компаратров в случае . На выходах шифратора 16 формируетс  значение (k-1) младших разр дов двоичного эквивалента сигнала и,, а на выходе элемента 12 задержки - значение его старшего разр да. В двухканальном режиме измерени  сигналов U и U, на входы сумматора 10 поступают измер емый сигнал UQ и нулевой сигнал с выходов мультиплексоров 9 и 8, а на его выходе образуетс  сигнал U,, равный Uo/2, который поступает на третьи входы с первого по (2-1)-й младших компараторов и сравниваетс  с эталонными напр жени ми младшей половины шкалы опорных напр жений. На входы сумматора 11 поступают измер емый сигнал и, и выходной сигнал буферного усилител  4 с выходов мультиплексоров 7 и 6, а на его выхде формируетс  сигнал Uj , равный и,/2+Up /2, который поступает на тртьи входы с ()-го по (2-1)-й старших компараторов и сравниваетс  с эталонными напр жени ми старшей половины шкалы опорных напр жений. В момент t по строб-сигналу II в младших компараторах запоминаетс  ()-разр дный унитарный эквивалент сигнала UoCtj,), а в старших компараторах - ()-разр дный унитарный эквивалент сигнала U,(t) В двухканапьном режиме работы да выход мультиплексора поступает сигнал 01 с первого выхода блока 2 управлени , который вырабатывает на интервале t нулевой код, а на интервале - единичный код. На входах шифратора 16 формируетс  единичный код из унитарного эквивалента сигнала UQ на интервале t - из унитарного эквивалента сигнала

и

и. на- интервале

Ч-Ч

с помощью

соответственно первой и второй групп элементов ЗИ-НЕ. Шифратор 16 формирует (k-1)-разр дные двоичные эквиваленты сигнала U к моменту t , и сигнала U к моменту t, а выходной

сигнал 01 блока 2 задерживаетс  элементом 12 на врем  вает на его выходе в момент

что обеспечи- номер

5

0

5

0

ни  сигнала U, ме, так и

нулевого канала, а в момент tt -номер первого канала двухканального устройства . Таким образом, предлагаемый преобразователь обеспечивает формирование параллельным методом как k-разр дного результата преобразова в одноканальном режи- последовательности (k-1)- разр дных результатов преобразовани  сигналов UQ и и, номеров их каналов в двухканальном режиме.

В предлагаемом преобразователе обеспечиваетс  о дноканальный режим измерени  параллельным методом сигнала и, одного источника и двухка- нальный режим измерени  параллельным методом сигналов Uj, и U, двух источников одновременно, что расшир ет его функциональные возможности и область применени  по сравнению с известным . Предлагаемое устройство позвол ет также получить существенный экономический эффект-, так как устройство с гибкими, программно измененными параметрами замен ет собой три отдельных известных устройства с жесткими параметрами, что обеспечивает сокращение затрат на разработку и изготовление.

40

45

50

55

35

Claims (2)

1. Параллельный аналого-цифровой преобразователь, содержащий первую входную шину, шифратор, делитель напр жени , с первого по (2 -1)-й компараторы с пам тью, первые входы которых объединены и  вл ютс  шиной Пуск, а вторые входы соединены соответственно с выходами делител  напр жени , первый и второй входы которого  вл ютс  соответственно шиной нулевого потенциала и шиной опорного напр жени , а выходы шифратора  вл ютс  первыми выходными шинами, отличающийс  тем, что, с целью расширени  области применени  за счет возможности одновременного преобразовани  большего числа сигналов , в него введены с первого по п тый мультиплексоры, первый и второй аналоговые сумматоры, буферный усилитель , блок управлени , перва  и втора  группы из (2 -1) элементов ЗИ-НЕ кажда , инвертор, элемент задержки.

с первого по () токоограничива- ЮЕЦие элементы, выполненные на резисторах , .первые выводы которых объединены и  вл ютс  шиной питани , а вторые выводы подключены к соответствующим выходам одноименных элементов ЗИ-НЕ первой и второй групп и объединены с соответствующими входами шифратора , первые входы элементов ЗИ-НЕ второй группы объединены с входом ин- вертора и элемента задержки и подключены к выходу первого мультиплексора, вьгкод элемента задержки  вл етс  второй выходной шиной, первые входы элементов ЗИ-НЕ первой группы объединены и подключены к выходу инвертора, вторые входы соединены соответственно с пр мыми выхода.ми с первого по ( -1)-й компараторов с пам тью, а третьи входы соединены соответственно с инверсными выходами с второго по ()-й компараторов с пам тью, пр мой выход последнего из которых соединен с первым информационным входом первого мультиплексора, второй информационный вход которого подключен к первому выходу блока управле

ни .

второй выход которого  вл етс 

шиной Готовность, первый вход  вл етс  шиной Пуск, а второй вход объединен с входами управлени  с первого по п тьш мультиплексоров и  вл етс  шиной Режим, первые информационные входы третьего, четвертого и п того мультиплексоров объединены и  вл ютс  шиной нулевого потенциала вторые информационные входы третьего и п того мультиплексоров  вл ютс  соответственно второй и третьей входными шинами, третьи входы с пер- вого по 2 -и компараторов с пам тью объединены и подключены к выходу первого сумматора, первый и второй входы которого соединены соответственно с выходами п того и четвертого муль- типлексороп, второй информационный

вход последнего из которых объединен с первым информационным входом второго мультиплексора и  вл етс  первой входной шиной, третьи входы с (2 + 1)-го по ()-й компараторов с пам тью объединены и подключены к выходу второго сумматора, первый вход которого соединен с выходом третьего мультиплексора, а второй вход подключен к выходу второго мультиплексора, второй информационный вход которого соединен с выходом буферного усилител , вход которого соединен с вторым входом 2 -го компаратора с пам тью, вторые входы с первого по (2-1)-й элементов ЗИ-НЕ второй группы соединены соответственно с пр мыми выходами с ( + 1)-го по ( )-й компараторов , а третьи входы с первого по (2 -2)-й элементов ЗИ-НЕ второй группы подключены соответственно к инверсным выходам с (2 + 1)-го по (2-1)-й компараторов с пам тью.

2. Преобразователь по п. 2, отличающийс  тем, что блок уп- раилени  выполнен на первом, втором, третьем и четвертом одновибраторах и .первом и втором элементах И-НЕ, выход последнего из которых  вл етс  вторым выходом блока управлени , первый вход соединен с выходом четвертого одновибратора, а второй вход подключен к выходу второго одновибратора , вход которого объединен с первым входом первого элемента И-НЕ, подключен к выходу первого одновибратора и  вл етс  первым выходом бло- ка управлени , первым и вторым входами которого  вл ютс  соответственно вход первого одновибратора и второй вход первого элемента И-НЕ, выход которого соединен с входом третьего одновибратора, выход которого подключен к входу четвертого одновибратора .

Un

Jf

Г

/27

b-И

С1

.

±Г

RlQ

I-ЬI

Редактор И.Шулла

Физ.З

Составитель Ю.Спиридонов Техред Л.Сердюкова

Заказ 3848/55 Тираж 901Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , А

- 30

г

сг

У и 25

1- --±

Корректор Е.Рошко