SU1325665A1

SU1325665A1 - Цифровой фильтр псевдослучайной последовательности импульсов

Info

Publication number: SU1325665A1
Application number: SU864026565A
Authority: SU
Inventors: Геннадий Николаевич Прохладин
Original assignee: Предприятие П/Я М-5068
Priority date: 1986-02-21
Filing date: 1986-02-21
Publication date: 1987-07-23

Abstract

Изобретение относитс к радиотехнике и обеспечивает повышение точности фильтрации. Устройство содержит ранговый фильтр 1, накопительный фильтр 2, блок 3 синхронизации , блок 4 обнаружени импульсов, блок 5 стабилизации фазы, блок 6 блокировки . 2 ил. Г рш V а г М г L Г 71 § ел Фиг.1 I1А

Description

Изобретение относитс к радиотехнике и может быть использовано дл фильтрации псевдослучайной последовательности импульсов нестабильной длительности.

Цель изобретени - повышение точности фильтрации.

На фиг.1 представлена электрическа структурна схема цифрового фильтра псевдослучайной последовательности импульсов; на фиг.2 - временные диаграммы, по сн ющие его работу.

Цифровой фильтр псевдослучайной

(О

18 и дешифрации его элементом V. 19 в блоке 5 стабилизации фазы, в первый ре гистр 1 1 . Если сигнал на выходе мажоритарного элемента 10 соответствует уровню логической единицы, то при условии, что блок 6 выдает разрешающий уровень на второй вход элемента И 16, в блоке 4 формируетс импульс обнулени (фиг.2 к), который устанавливает делитель 18 на три в исходное состо ние, при этом на входе элемента И 19 по вл етс разрешающий уровень логической единицы и следующий импульс из блока 3 синхронипоследовательности импульсон ( фиг.1) зации (рис.2а) поступает на тактосодержит ранговый фильтр 1, нако-вый вход первого регистра 11. В репительный фильтр 2, блок 3 синхрони- .зультате в блоке 5 формируетс тактозации , блок 4 обнаружени импульсов,ва частота (фиг.2 л), котора послеблок 5 стабилизации фазы, блок 6довательно переписывает входную ин 0формацию

блокировки.

Ранговый фильтр 1 содержит демодул тор 7, делитель 8 частоты на три, три D-триггера 9, мажоритарный элемент 1 О.

Накопительный фильтр 2 содержит первый 11 и второй 12 регистры, блок 13 пам ти, сумматор 14, блок 15 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Блок 4 обнаружени импульсов содержит элемент И 16j формирователь 17 импульсов. Блок 5 стабилизации фазы содержит делитель 18 частоты на три,элемент ,И 1-9. Блок 6 блокировки содержит счетчик 20, элемент НЕ-И 21, формирователь 22 импульсов.

Цифровой фильтр псевдослучайной последовательности импульсов работает следующим образом.

Из сигнала тактовой частоты, поступающего с выхода блока 3 синхронизации (фиг.2,а), в делителе 8 на три и демодул торе 7 формируютс тр и сдвинутые относительно друг друга последовательности импульсов (фиг.2 б,в,г), по которым производитс запись входного сигнала (иг.2 д) в D-триггеры 9 (фиг.2 е,ж,з). Записанные значени поступают на входы

25

30

в первый регистр 11 (фиг.2 м). При этом обеспечиваетс посто нна временна прив зка импульсной последовательности на входе первого регистра 11 с тактовыми импульсами до его заполнени и таким образом восстанавливаетс истинна длительность каждой импульсной посьт- ки. От импульса обнулени (фиг.2 к) обнул етс счетчик 20, который выдает запрещающий уровень логического нул в блок 4 и разрешающий уровень логической единицы дл считьтани тактовой частоты (фиг.2 л) до своего заполнени . Количество считанных им- 35 пульсов равно числу разр дов первого регистра 11 . .

Из первого регистра 11 информаци в параллельном коде поступает на

Q вход блока 15 элементов ИСКЛЮЧАЩЕЕ ИЛИ, на другой вход которого поступает код из блока 13 пам ти. Результат логического преобразовани в блоке 15 суммируетс в сумматоре 14 и пере J5 писываетс во второй регистр 12. При равенстве кодов, поступающих на входы блока 15, на его выходе по витс максимальное значение единиц, которые суммиру сь в сумматоре 14,

мажоритарного элемента 10 и результи- Q перепииутс во второй регистр 12.

рующее значение(фиг.2, и) подаетс на вход накопительного фильтра 2 и блока 4 обнаружени импульсов. Если сигнал на выходе мажоритарного элемента 10 соответствует уровню логического нул , то он переписываетс тактовыми импульсами, получаемыми путем делени частоты сигнала блока 3 синхронизации на три в делителе

При этом будет максимальное значение свертки входного сигнала в пр мом коде. Если из первого регистра 1 поступит код, обратный коду блока 13 fc пам ти,ТО на выходах блока 15 по витс максимум нулей, которые суммируютс в сумматоре 14 как минус единица , и перепишутс во второй регистр ;2 в дополнительном коде, т.е. мак

18 и дешифрации его элементом V. 19 в блоке 5 стабилизации фазы, в первый ре гистр 1 1 . Если сигнал на выходе мажоритарного элемента 10 соответствует уровню логической единицы, то при условии, что блок 6 выдает разрешающий уровень на второй вход элемента И 16, в блоке 4 формируетс импульс обнулени (фиг.2 к), который устанавливает делитель 18 на три в исходное состо ние, при этом на входе элемента И 19 по вл етс разрешающий уровень логической единицы и следующий импульс из блока 3 синхронизации (рис.2а) поступает на тактоформацию

в первый регистр 11 (фиг.2 м). При этом обеспечиваетс посто нна временна прив зка импульсной последовательности на входе первого регистра 11 с тактовыми импульсами до его заполнени и таким образом восстанавливаетс истинна длительность каждой импульсной посьт- ки. От импульса обнулени (фиг.2 к) обнул етс счетчик 20, который выдает запрещающий уровень логического нул в блок 4 и разрешающий уровень логической единицы дл считьтани тактовой частоты (фиг.2 л) до своего заполнени . Количество считанных им- пульсов равно числу разр дов первого регистра 11 . .

вход блока 15 элементов ИСКЛЮЧАЩЕЕ ИЛИ, на другой вход которого поступает код из блока 13 пам ти. Результат логического преобразовани в блоке 15 суммируетс в сумматоре 14 и переписываетс во второй регистр 12. При равенстве кодов, поступающих на входы блока 15, на его выходе по витс максимальное значение единиц, которые суммиру сь в сумматоре 14,

перепииутс во второй регистр 12.

При этом будет максимальное значение свертки входного сигнала в пр мом коде. Если из первого регистра 1 поступит код, обратный коду блока 13 пам ти,ТО на выходах блока 15 по витс максимум нулей, которые суммируютс в сумматоре 14 как минус единица , и перепишутс во второй регистр ;2 в дополнительном коде, т.е. максимальиое значение свертки будет в дополнительном коде. При этом в элементе НЕ-И 21 и формирователе 22 импульсов от очередного тактового импульса из блока 3 синхронизации сформируетс импульс, который устанавливает счетчик 20 в состо ние, при котором на вход элемента И 16 поступает разрешающий уровень, а сам счетчик 20 прекрапдает подсчет входных импульсов.

Claims

Формула изобретени

Цифровой фильтр псевдослучайной последовательности импульсов, содержащий последовательно соединенные ранговый и накопительный фильтры, а также блок синхронизации, при этом ранговый фильтр содержит мажоритарный элемент, выход которого вл етс выходом рангового.фильтра, отличающийс тем, что, с целью повьппени точности фильтрации дополнительно введены последовательно соединенные блок обнаружени импульсов , первый вход которого соединен с выходом рангового фильтра, блок стабилизации фазы, второй вход которого соединен с выходом блока синхронизации , и блок блокировки, пер- вьй вход которого объединен с вторым входом накопительного фильтра, а выход соединен с вторым входом бло- ка обнаружени Ш пульсов, при этом в ранговый фильтр введены последовательно соединенные делитель частоты на три и демодул тор, второй вход которого объединен с входом делител на три, вл етс входом синхронизации рангового фильтра и соединен с выходом блока синхронизации, и три D-триггера, С-входы которых соединены с соответствующими выходами демодул тора, D-входы которых объединены и вл ютс сигнальным входом рангового фильтра, а пр мые выходы которых соединены с соответствующи25665

ми входами мажоритарного элемента, блок обнаружени импульсов содержит последовательно соединенные элемент И,

первый и второй входы которого в- л ютс первым и вторым входами блока обнаружени тмпульсов, и формирователь №тульсов, выход которого вл етс выходом блока обнаружени

IQ импульсов, блок стабилизации фазы содержит последовательно соединенные делитель частоты на три, первый и второй входы которого вл ютс первым и вторым входами блока стаби15 лизации фазы, и элемент И, второй

вход которого объединен с вторым входом делител на три, а выход вл етс выходом блока стабилизации фазы, накопительный фильтр содержит последе-

20 вательно соединенные первый регистр, первый и второй входы которого вл ютс первым и вторым входами накопительного фильтра, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которо25 го соединен с выходом блока пам ти, а выход вл етс первым выходом накопительного фильтра, сумматор и вто- рой регистр, второй вход которого объединен с вторым входом первого

30 регистра, а выход вл етс вторым выходом накопительного фильтра, а блок блокировки содержит последовательно соединенные элемент НЕ-И, первый вход которого вл етс вторым входом

2g блока блокировки, соединенного с первым выходом накопительного фильтра, а второй вход вл етс третьим входом блока блокировки, соединенного с выходом блока синхронизации, формиро40 ватель импульсов и счетчик, второй вход которого вл етс первым входом блока блокировки, третий вход вл етс четвертым входом блока блокировки, соединенного с выходом блока обнару45 жени импульсов, а четвертый вход объединен с выходом счетчика и выходом блока блокировки и соединен с вторым входом блока обнаружени импульсов . .

а JTJbnJbRJTJTJTnjrnJTJTJTJ-U п nп nI

Фиг, 2