SU1322309A1 - Устройство дл быстрого действительного преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и предназначено дл  использовани  в аппаратуре, осуществл ющей спектральньпЧ анализ сигналов, представленных цифровыми последовательност ми. Цель изобретени  - повышение быстродействи  Поставленна  цель достигаетс  тем, что в состав устройства вход т коммутатор 1, блок 2 синхронизации, N сумматоров 3 (N - размер преобразовани ), N регистров 4, (N/2-1) умножителей 5, блок 6 посто нной пам ти коэффициентов и соответствующие св зи между блоками устройства. Коды подключени  поступают на коммутатор 1 из блока 2 синхронизации, который задает набор признаков суммировани  или вычитани  на сумматоры 3 и новые значени  весовых коэффициентов, подаваемые на умножители 5 из блока 6 посто нной пам ти. Результаты вычислений фиксируютс  в регистрах 4, откуда передаютс  на выходы устройства и считываютс  с них дл  дальнейшей обработки. 2 ил. а С оо N3 to ОО о Х)

Description

Изобретение относитс  к 1И11числи- тепьной технике и прсдпапначкно дл  использовани  в аппаратуре, осуществл ющей спектральный анализ сигналов представленных цифровыми последовательност ми .

Цель изобретени  - повышение быстродействи  устройства за счет реализации Б })ем нового алгоритма быстрого действительного преобразовани  Фугье.

На фиг.1 представлена функпиональ на  схема устройства на фиг .2 - 1 раф алгоритма быстрого действительного преобразовани  Фурье, реализованный в устройстве (дл  размерности ).

Устройство содержит коммутатор 1 , блок 2 синхронизации, л суммато 1ов 3, N 1)егмстров 4, (К-2)/2 умиожите- пей 5 и блок 6 ПОСТОЯННО пам ти коэффициентов.

Устройство работает след пощим образом .

Исходный числово массив, содер- жащш N членов, подаетс  на входы 3N/2...5N/2-1 коммутатора 1, который представл ет собой комб1П1ационную схему, позвол ющую производить под- к.шочсние заданных выходных шин к вход ным. На вход управле П1л коммутатора 1 с первого выхода блока 2 синхронизации поступает код, вызывающий подачу на входы сумматоров 3 соответствующих пар операндов-членов входного массива, определ емьк первым шаг ом алгоритма (дл  представленного примера это отсчеты с номерами О и 8, 1 и 9, 2 и 10... 7 и 15). С выходов 3...(N+2) блока 2 синхрониза- Ц1И1 на входы сгшхронизации сумматоро 3 поступают сигналы, задающие выпол- пепие в них суммировани  1ши вычитани  в соответствии с данным шагом алгоритма (па первом шаге алгоритма первые N/2 cyMf iaTopoB 3 выполн ют cy 1миpoвaннe, а следующие К/2 - вычитание ) .

С выходов сумматора 3 результаты передаютс  в регистры 4 дл  промежуточного хранени , откуда информаци  поступает па входы N/2...(3N/2-1) коммутатора 1. На вход управлени  коммутатора 1 с первого входа блока 2 синхронизации приходит код, вызываю- подачу на входы сум1-1аторов 3 пар операндов, определ емых вторым шагом алгоритма (это пары с номерами О и 4, 1 и 5, 2 и 6, 3 и 7, 9 и 15, 10

5

0

5

5

0

0

п 14, 11 и 13 дл  алгоритма при ). Дл  сумматоров 3, в которых на данном шаге не предусматриваетс  суммирова- ние или вычитание (это относитс  к обработке отсчетов 8 и 12 дл  примера при ) на один из их входов поступает нулевое значение с 5N/2-ro входа коммутатора 1. С выходов сумматоров 3, выполн ющих обработку в соответствии с сигналами с выходов 3... (N+2) блока 2 синхронизации, определ емыми вто1эьгм шагом алгоритма, результаты вновь поступают на регистры 4 и далее на входы N/2...(3N/2-1) первого KONiMyTaTopa 1 .

Затем начинаетс  выполнение 3-го шага алгоритма. Он включает два под- шага. Первый содержит только операции суммировани -вычитани  и выполн етс  аналогично второму шагу алгоритма , но с другими сигналами из блока 2 синхронизации, поступающими на входы управлени  коммутатора 1 и сумматоров 3. Причем операнды, подаваемые Fia сумматоры 3 с выходов коммутатора 1, выбираютс  так, чтобы отсчеты , дл  которых на втором подшаге предусмотрено умножение, поступали иЦ сумматоры 3, к выходам которых через соответствующие регистры 4 подключены умножители 5, т.е. имеющие номера (N/2+1)...N. Наличие в устройстве (N/2-1) умножителей 5 объ сн етс  особенност ми алгоритма, в котором умножение на шаге выполн етс  не более , чем дл  (N/2-1) операндов.

С выходов сумматоров 3 результаты через регистры 4 подаютс  на входы N/2...(3N/2-1) коммутатора 1, а также на первого сомножител  умножителей 5. Синхронно на входы второго сомножител  умножителей 5 поступают соответствующие значени  с выходов 1 ...(N-2) блока 6 посто нной пам ти коэффициентов по сигналу с второго входа блока 2 синхронизации. Значени  произведений с выходов умножителей 5 подаютс  на входы 1...(N/2-l) коммутатора 1. На вход управлени  последнего с первого выхода блока 2 синхронизации поступает код, вызывающий подачу на входы сумматоров 3 информации с соответствующих пар входов коммута- г topa 1. Дл  сумматоров 3, в которых на данном подшаге не предусматриваетс  суммирование или вычитание, на один из входов подаетс  нулевое значение с 5N/2-ro входа коммутатора 1.

5

0

313223094

На входы сумматоров 3 с блока 2 син- жащее блок синхронизации, коммутатор, хронизации поступают сигналы, задающие выполнение в них сум 1ировани  или вычитани  в соответствии с алгоN сумматоров (N - размер преобразовани ), N регистров, блок посто нной пам ти коэффициентов, (N/2-1) умноритмом . Результаты суммировани  посту-5 жителей, первый вход блока синхронипают на регистры 4 и фиксируютс  в них.

На этом заканчиваетс  выполнение третьего шага.

Вычислени  на четвертом и после- О дующих шагах проход т с другими операндами , но в целом подобны описанной процедуре выполнени  третьего шага . Исключение составл ет лишь последний шаг алгоритма, который не вклю- 5 чает в себ  подшагов. Он выполн етс  аналогично второму подшагу третьего шага алгоритма, но осуществ.тг етс  по другим, соответствующим алгоритму,

зации подключен к управл ющему входу коммутатора, i-й (, N/2-1) информационный вход которого подключен к выходу i-ro умножител , первьп вход которого подключен к i-му выходу бло ка посто нной пам ти коэффициентов, вход разрешени  считывани  которого подкхпочен к второму выходу блока син хрон11зации, третий выход которого подключен к входу синхронизации j-ro (, N) регистра, выход которого  вл етс  J-M информационным выходом устройства, отличающеес  тем, что с целью повышени  быстродей

кодам подключени , поступающим из бло-20 стви , (2К-1)-й и 2К-Й (, N) выка 2 синхронизации на коммутатор 1, с другим набором признаков суммирова

ка 2 синхронизации на сумматоры 3, с новыми значени ми весовых коэффи циентов, подаваемьми на умножители 5 из блока 6 посто нной пам ти коэффициентов по сигналу блока 2 синхронизации . Результаты вычислений фиксируютс  в регистры 4, откуда передаютс  на входы устройства и считываютс  с них дл  дальнейшей обработки.

Claims (1)

1. Формула из

   обретени 

   Устройство дл  быстрого действи- Te -чого преобразовани  Фурье, содержащее блок синхронизации, коммутатор,

   N сумматоров (N - размер преобразовани ), N регистров, блок посто нной пам ти коэффициентов, (N/2-1) умнозации подключен к управл ющему входу коммутатора, i-й (, N/2-1) информационный вход которого подключен к выходу i-ro умножител , первьп вход которого подключен к i-му выходу блока посто нной пам ти коэффициентов, вход разрешени  считывани  которого подкхпочен к второму выходу блока син- хрон11зации, третий выход которого подключен к входу синхронизации j-ro (, N) регистра, выход которого  вл етс  J-M информационным выходом устройства, отличающеес  тем, что с целью повышени  быстродей 25

   30

   35

   ходы коммутатора подключены соответственно к первому и второму входам К-го сумматора, вьпход которого под- клкэчен к информационному входу К-го регистра, выход которого подключен к (i + N/2-1)-му информационному входу коммутатора, (j + ЗЫ/2+О-й информационный вход которого  вл етс  J-M информационньм входом устройства, 5К/2-й информационньш вход которого  вл етс  входом задани  логического нул  устройства, выход (i+N/2)-ro блока посто нной пам ти подключен к второму входу i-ro умножител , (j+ +3)-й выход блока синхронизации подключен к стробирующему входу К-го сумматора.

   Хо Xi

   Xz

   Xs

   Xv Xs

   Xfi

   X7

   9 Хэ Xfo Xi,

   Xtt X,3

   Xjv Xi«

   5V IliJ jjaziL i-I

   Q Bc

   a-d 0

   Редактор Н.Рогулнч

   Составитель А.Баранов Техред Л.Олийнык

   Заказ 2867/47Тираж 672Подписное

   ВНИИГШ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,А

   Риг.2

   Корректор А.Зимокосов