SU1305696A1 - Устройство дл сопр жени процессора с пам тью - Google Patents

Устройство дл сопр жени процессора с пам тью Download PDF

Info

Publication number
SU1305696A1
SU1305696A1 SU853998228A SU3998228A SU1305696A1 SU 1305696 A1 SU1305696 A1 SU 1305696A1 SU 853998228 A SU853998228 A SU 853998228A SU 3998228 A SU3998228 A SU 3998228A SU 1305696 A1 SU1305696 A1 SU 1305696A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
processor
decoder
memory
Prior art date
Application number
SU853998228A
Other languages
English (en)
Inventor
Александр Анатольевич Семеняк
Алексей Иванович Обросов
Виктор Иванович Ким
Александр Яковлевич Прохоренко
Original Assignee
Предприятие П/Я В-2232
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2232 filed Critical Предприятие П/Я В-2232
Priority to SU853998228A priority Critical patent/SU1305696A1/ru
Application granted granted Critical
Publication of SU1305696A1 publication Critical patent/SU1305696A1/ru

Links

Landscapes

  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

Изобретение касаетс  вычислительной техники, в частности устройства дл  сопр жени , и может быть использовано при создании микроэвм. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит первый, второй блоки контрол  по четности 1 и 2, первый элемент И 3, дешифратор 4, первый, второй триггеры 5 и 6, второй элемент И 7. Устройство осуществл ет обработку служебного признака информации путем формировани  дополнительного адресного разр да. 1 ил. А16 & (Л со о СП О5 со О)

Description

адрес порта и по сигналу Вывод формирует в первом триггере 5 стари ий разр д адресной шины.
Таким образом, область пам ти микропроцессора разбита на две страницы, обращение к каждой осуществл етс  старшим разр дом адресной шины, сформированным командой Вывод
Если служебный признак информации
Изобретение относитс  к вычислительной технике, в частности к устройствам дл  сопр жени , и может быть использовано при создании ЭВМ, построенных на базе микропроцессов. j
1Делью изобретени   вл етс  повышение быстродействи  устройства..
На чертеже представлена блок-схема устройства.
Устройство содержит первый 1, вто- Ю по вл етс  на дополнительной входной рой 2 блоки контрол  по четности, шине данных при считывании данных в первый элемент И 3, дешифратор 4, пер- микропроцессор, то сигнал с дополни- вый 5,второй 6 триггеры, второй эле- тельной шины данных поступает на вто- мент И 7.рой блок 2 контрол  по четности и заУстройство работает следующим об- 15 писывает в триггер 6 с помощью сигна- разом.ла Прием, поступающего от микропроПервый блок 1 контрол  по четности цессора. Выход Разрешение прерывани  формирует сигнал, соответствующий микропроцессора соединен с R-входом контрольному разр ду кода информации триггера 6 и вторым входом элемента на выходной шине данных и разр ду до-20 И 8, первый вход которого соединен с цолнительной шины. Второй блок 2 кон- выходом второго блов:а 2 контрол  по трел  по четности формирует сигнал, соответствующий контрольному разр ду кода информации входной шины данных, дополнительной шины данных.
Организаци  дополнительной шины вызвана необходимостью обработки служебного признака информации.
В устройстве служебный признак при писываетс  к определенному байту ин- -30 фо1эмации ввиду дополнительного разр да , который не обрабатываетс  микрочетности . Сигнал Разрешение прерывани  с выхода микропроцессора разрешает выдачу сигналов Запрос прерыва- НИН R и Запрос прерывани  Rj соответственно с выходов элемента И 3
и триггера 6 на блок приоритетных прерываний микропроцессорной системы, что вызывает прерывание работы микропроцессора . Переход в режим Прерывание микропроцессора сопровождаетс  сн тием сигнала Разрешение прерывани  . Это обеспечивает сброс триггера 6 по К-входу и запирание элемента И 3. 35 Таким образом, сигналы Запрос прерывани  снимаютс , когда микропроцессор переходит на обслуживание прерывани .
Г
роцессором.
и триггера 6 на блок приоритетных прерываний микропроцессорной системы, что вызывает прерывание работы микропроцессора . Переход в режим Прерывание микропроцессора сопровождаетс  сн тием сигнала Разрешение прерывани  . Это обеспечивает сброс триггера 6 по К-входу и запирание элемента И 3. 35 Таким образом, сигналы Запрос прерывани  снимаютс , когда микропроцессор переходит на обслуживание прерывани .

Claims (1)

  1. Формула изобретени 
    Устройство дл  сопр жени  процессора с пам тью, содержащее дешифраФормирование разр да служсебного признака осуществл етс  следующим образом .
    Микропроцессор, обрабатыва  последовательно потокГ данных, выдел ет, например, старший разр д адресной ши- ,JQ ны дл  идентификации служебного признака информации. Старший разр д адресной шины поступает на первьм вход второго элемента И 7. Сигнал Запись с выхода микропроцессора поступает на тор, первый, второй триггеры, первый, второй вход второго элемента И 7 и второй элементы И и первый, второй стробирует выдачу признака служебной блоки контрол : по четности, причем информации на дополнительную выходную первый вход дешифратора соединен с шкну данных. Формирование признака входом устройства дл  подключени  ад- спужебной информации и запись инфор- Q ресного выхода процессора и адресного мации в пам ть происходит по команде входа пам ти, второй вход дешифратора 3 апись одновременно.
    Дл  того, чтобы адресное поле микропроцессора не уменьшилось, необходимо сформировать старший разр д ад- гс единен с единичным входом первого ресной шины. По команде Вывод на триггера, первый вход первого блока шину адреса поступает адрес порта, в котором должен сформироватьс  старший разр д. Дешифратор 4 расшифровывает
    соединен с входом устройства дл  подключени  выхода команды Вывод процессора , первый выход дешифратора соконтрол  по четности соединен с входом устройства дл  подключени  выхода данных процессора и входа данных паадрес порта и по сигналу Вывод формирует в первом триггере 5 стари ий разр д адресной шины.
    Таким образом, область пам ти микропроцессора разбита на две страницы, обращение к каждой осуществл етс  старшим разр дом адресной шины, сформированным командой Вывод
    Если служебный признак информации
    цессора. Выход Разрешение прерывани  микропроцессора соединен с R-входом триггера 6 и вторым входом элемента И 8, первый вход которого соединен с выходом второго блов:а 2 контрол  по
    четности. Сигнал Разрешение прерывани  с выхода микропроцессора разрешает выдачу сигналов Запрос прерыва- НИН R и Запрос прерывани  Rj соответственно с выходов элемента И 3
    и триггера 6 на блок приоритетных прерываний микропроцессорной системы, что вызывает прерывание работы микропроцессора . Переход в режим Прерывание микропроцессора сопровождаетс  сн тием сигнала Разрешение прерывани  . Это обеспечивает сброс триггера 6 по К-входу и запирание элемента И 3. Таким образом, сигналы Запрос прерывани  снимаютс , когда микропроцессор переходит на обслуживание прерывани .
    тор, первый, второй триггеры, первый, второй элементы И и первый, второй блоки контрол : по четности, причем первый вход дешифратора соединен с входом устройства дл  подключени  ад- есного выхода процессора и адресного входа пам ти, второй вход дешифратора
    Формула изобретени 
    Устройство дл  сопр жени  процессора с пам тью, содержащее дешифратор , первый, второй триггеры, первый, второй элементы И и первый, второй блоки контрол : по четности, причем первый вход дешифратора соединен с входом устройства дл  подключени  ад- ресного выхода процессора и адресного входа пам ти, второй вход дешифратора
    тор, первый, второй триггеры, первый, второй элементы И и первый, второй блоки контрол : по четности, причем первый вход дешифратора соединен с входом устройства дл  подключени  ад- ресного выхода процессора и адресного входа пам ти, второй вход дешифратора
    единен с единичным входом первого триггера, первый вход первого блока
    соединен с входом устройства дл  подключени  выхода команды Вывод процессора , первый выход дешифратора соединен с единичным входом первого триггера, первый вход первого блока
    контрол  по четности соединен с входом устройства дл  подключени  выхода данных процессора и входа данных пам ти , первый вход второго блока контрол  по 4eTFiocTH соединен с входом устройства дл  подключени  выхода данных пам ти и входа данных процессора, выход второго блока контрол  по чет- кости соединен с первым входом первого элемента И, второй вход которого соединен с входом устройства дл  подключени  выхода разрешени  прерывани  процессора, выход первого элемента И соединен с выходом устройства дл  подключени  первого входа прерывани  процессора , второй вход первого блока контрол  по четности соединен с выходом второго элемента И и с выходом устройства дл  подключени  k-ro разр да выхода данных процессора и входа данных пам ти, выход первого блока контрол  по четности подключен к выходу устройства дл  подключени  контрольного разр да выхода данных процессора и входа данных пам ти, второй вход второго блока контрол  по четности соединен с входом устройства дл  подключени  контрольного разр да выхода данных пам ти и входа данных процессора, третий вход второго блока контрол  по четности соединен с инРедактор Н.Гунько
    Составитель С.Бурухин
    Техред А.Кравчук Корректор Л.Пилипенко
    Заказ 1453/47Тираж 673. Подписное
    ВНИИПИ Государственного комитета СССР
    по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5
    Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4
    формационным входом второго триггера и с входом устройства дл  подключени  k-ro разр да выхода данных пам ти и входа данных процессора, вход синхронизации второго триггера соединен с входом устройства дл  подключени  выхода синхронизации приема информации процессора, первый вход второго элемента И соединен с входом устройства дл  подключени  выхода команды Запись процессора, отличающеес  тем, что, с целью повышени  быстродействи  устройства, первый вход второго элемента И соединен с входом устройства дл  подключени  k- го разр да адресного выхода процессора , второй выход дешифратора подключен к нулевому входу первого триггера , выход которого соединен с выходом устройства дл  подключени  k-ro разр да адресного входа пам ти, нулевой вход второго триггера соединен с входом устройства дл  подключени  выхода разрешени  прерывани  процессора, выход второго триггера соед.инен с , выходом устройства дл  подключе- i ни  входа запроса прерьшани  процессора .
SU853998228A 1985-12-17 1985-12-17 Устройство дл сопр жени процессора с пам тью SU1305696A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853998228A SU1305696A1 (ru) 1985-12-17 1985-12-17 Устройство дл сопр жени процессора с пам тью

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853998228A SU1305696A1 (ru) 1985-12-17 1985-12-17 Устройство дл сопр жени процессора с пам тью

Publications (1)

Publication Number Publication Date
SU1305696A1 true SU1305696A1 (ru) 1987-04-23

Family

ID=21212995

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853998228A SU1305696A1 (ru) 1985-12-17 1985-12-17 Устройство дл сопр жени процессора с пам тью

Country Status (1)

Country Link
SU (1) SU1305696A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 881722, кл. G 06 F 13/14, 1981. Авторское свидетельство СССР №.1096653, кл. G 06 F 13/32, 1984. *

Similar Documents

Publication Publication Date Title
US6883053B2 (en) Data transfer control circuit with interrupt status register
US5274795A (en) Peripheral I/O bus and programmable bus interface for computer data acquisition
US5163145A (en) Circuit for determining between a first or second type CPU at reset by examining upper M bits of initial memory reference
JPH09185514A (ja) 割込み装置
US20030101309A1 (en) Memory access interface for a micro-controller system with address/data multiplexing bus
SU1305696A1 (ru) Устройство дл сопр жени процессора с пам тью
US5247622A (en) Id processing dedicated scsi bus interface logic circuit
US5974239A (en) Data transfer method for a bus device in a computer system by placing first and second addresses corresponding to a bridge and with the bus device respectively on a bus
US5301300A (en) Floppy disk drive controller with improved density select
US6442643B1 (en) System and method for resolving data transfer incompatibilities between PCI and Non-PCI buses
KR960001023B1 (ko) 이기종 버스시스템에서의 버스 공유방법 및 버스 스와핑장치
KR970059914A (ko) 플래시 메모리 시스템
US5860139A (en) BIOS memory address decoder for providing an extended BIOS memory address space by reclaiming a portion of non-BIOS address space
US4330842A (en) Valid memory address pin elimination
US6519555B1 (en) Apparatus and method of allowing PCI v1.0 devices to work in PCI v2.0 compliant system
US7047357B1 (en) Virtualized striping controller
JPS54136244A (en) Input unit to computers and the like of information transmission unit
SU1434446A1 (ru) Устройство дл вывода информации
SU1314348A1 (ru) Коммутирующее устройство
JP3149039B2 (ja) パターン読出制御装置
JPS61188656A (ja) メモリアクセス方式
JP2546002B2 (ja) パリティ回路
SU1262511A1 (ru) Устройство дл сопр жени двух вычислительных машин
SU1236493A1 (ru) Устройство дл сопр жени процессора с многоблочной пам тью
SU1096653A1 (ru) Устройство дл сопр жени процессора с пам тью