SU1304027A1 - Device for checking digital units - Google Patents

Device for checking digital units Download PDF

Info

Publication number
SU1304027A1
SU1304027A1 SU853923258A SU3923258A SU1304027A1 SU 1304027 A1 SU1304027 A1 SU 1304027A1 SU 853923258 A SU853923258 A SU 853923258A SU 3923258 A SU3923258 A SU 3923258A SU 1304027 A1 SU1304027 A1 SU 1304027A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
output
input
outputs
group
Prior art date
Application number
SU853923258A
Other languages
Russian (ru)
Inventor
Сергей Сергеевич Ширяев
Татьяна Ивановна Гуменюк
Original Assignee
Предприятие П/Я А-1680
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1680 filed Critical Предприятие П/Я А-1680
Priority to SU853923258A priority Critical patent/SU1304027A1/en
Application granted granted Critical
Publication of SU1304027A1 publication Critical patent/SU1304027A1/en

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  поиска неисправностей цифровых схем. Цель изобретени  повышение достоверности контрол , (Л также расширение функциональных возможностей за счет обеспечени  контрол  последовательностньк узлов путем осуществлени  дополнительного опроса результатов сравнени  на всех выходах провер емого и эталонного узлов, что позвол ет предотвратить ошибочное срабатьшание элементов пам ти в промежутках между тактовыми импульсами. Дл  достижени  этой цели устройство содержит генератор синхроимпульсов-, генератор тестов, схему сравнени , группу формирователей импульсов, элемент ИЛИ, элемент задержки, элемент И и триггер. 1 ил. сл с со о о IS5 The invention relates to the field of computing and can be used to troubleshoot digital circuits. The purpose of the invention is to increase the reliability of control (L also extends the functionality by providing control of sequential nodes by performing additional polling of the comparison results on all outputs of the tested and reference nodes, which helps prevent memory elements from erroneously running between clock pulses. To achieve For this purpose, the device contains a sync-pulse generator, a test generator, a comparison circuit, a group of pulse shapers, m OR, delay element and an AND trigger. 1 yl. slab with of from about IS5

Description

Изобретение относитс  к .вычислительной технике и может быть использовано дл  контрол  цифровых узлов.The invention relates to computing technology and can be used to control digital nodes.

Цель изобретени  - повышение достоверности контрол , а также рас- птрение функциональных возможностей за счет обеспечени  1 ;онтрол  после- довательностных узлов.The purpose of the invention is to increase the reliability of control, as well as the improvement of functional capabilities by providing 1; ontrol of sequential nodes.

На чертеже приведена блок-схема устройства.The drawing shows a block diagram of the device.

Устройство дл  контрол  цифровых узлов содержит генератор 1 синхроимпульсов , соединенный через первый элемент 2И со входом генератора 3 тестов , выходы которого  в л ютс  выходами устройства, схему 4 сравнени , входь которой объединены с входами формирователей 5 импульсов первой и второй групп, элемент 6 ИЛИ, элемент 7 задержки, элемент 8И, триггер 9, вход 10 начальной установки, эталонный 11 и провер емый 12 блоки.The device for controlling digital nodes contains a clock generator 1 connected via the first element 2I to the input of the test generator 3, the outputs of which are in the outputs of the device, the comparison circuit 4, the input of which is combined with the inputs of the first and second groups of drivers 5, element 6 OR, delay element 7, element 8I, trigger 9, initial setup input 10, reference 11, and 12 blocks under test.

Устройство работает следующим образом .The device works as follows.

Генератор 1 через открытый элемент 2 И запускает генератор 3, стимулирующие сигналы с выхода которо- гб подаютс  на одноименные входы эталонного блока 11 и блока 12. Реакции блоков 11 и 12 сравниваютс  в схеме 4 сравнени .The generator 1 through the open element 2 and starts the generator 3, the stimulating signals from the output of which are sent to the like inputs of the reference block 11 and the block 12. The reactions of the blocks 11 and 12 are compared in circuit 4 of the comparison.

Импульсы с выхода генератора 1 через элемент 6 ИЛИ и элемент 7 задержки (на врем  окончани  переходных процессов на фронтах переключени  блоков 11,.12) поступают на вход элемента 8 И, в котором осуществл етс  опрос результатов сравнени . Кроме того, опрос результатов сравнени The pulses from the generator 1 output through the OR element 6 and the delay element 7 (at the end of the transient processes on the switching fronts of blocks 11, .12) arrive at the input of the AND element 8, in which the comparison results are polled. In addition, a survey of comparison results

10ten

J5J5

Claims (1)

ща  прохо5вдение тактовых импульсов .. . Формула изобретени conduction of clock pulses ... Invention Formula Устройство дл  контрол  цифровых узлов, содержащее генератор синхроимпульсов , генератор тестов, схему сравнени , эталонный блок, причем выход генератора тестов  вл етс  выходом устройства уЧл  подключени  к информационным входам контролируемого цифрового блока и соединен с информационными входами эталонного блока, информационные входы устройства дл  подключени  к выходам контролируемого цифрового блока соединены с первой группой входов схемы сравнени , втора  группа входов которой соединена с выходами эталонного блока, отличающеес  тем, что, с целью повыщени  достоверности конт-. рол , а также расширени  функциональных возможностей за счет обеспечени  контрол  последовательностных блоков, устройство содержит два элемента И, элемент ИЛИ, триггер, элемент задержки и две группы формирователей импульсов, причем выход генератор а синхроимпульсов соединен с первыми входами первого элемента И и элемента ИЛИ, выход первого элемента И соединен с входом синхрони-. зации генератора тестов, вход сброса которого  вл етс  входом сброса устройства дл  подключени  к входу сбро- 35 са контролируемого цифрового блока, а также соединен с входом сброса эталонного блока и триггера, выход которого соединен с вторым входом первого элемента И, выход схемы срав20A device for controlling digital nodes, comprising a clock generator, a test generator, a comparison circuit, a reference unit, where the output of the test generator is the output of the device connected to the information inputs of the monitored digital block and connected to the information inputs of the reference block, the information inputs of the device connected to the outputs controlled digital block is connected to the first group of inputs of the comparison circuit, the second group of inputs of which is connected to the outputs of the reference block, I distinguish This is because, in order to increase the reliability of cont. role, as well as expanding the functionality by providing control of sequential blocks, the device contains two AND elements, an OR element, a trigger, a delay element, and two groups of pulse shapers, the output of the generator and sync pulses connected to the first inputs of the first AND element and the OR element, the first element And is connected to the input synchronized. test generator, the reset input of which is the reset input of the device for connecting to the reset input of the monitored digital block, and is also connected to the reset input of the reference block and the trigger, the output of which is connected to the second input of the first And element, the output of the circuit is 20 2525 30thirty го элемента И, выход которого соединен с единичным входом триггера, выход элемента ИЛИ соединен через элемент задержки с вторым входомelement AND, the output of which is connected to a single trigger input, the output of the OR element is connected through a delay element to the second input производитс  при любом изменении сое- нени  соединен с первым входом второ- то ни  на любом из выходов провер емого 12 или эталонного 11 цифровых блоков, в том числе в интервале между тактовыми импульсами. В моментmade at any change of the connection is connected to the first input of the second or to any of the outputs of the tested 12 or reference 11 digital blocks, including in the interval between clock pulses. In the moment изменени  состо ни  на любом из выхо- 45 второго элемента И, информационные дов блоков 11, 12 срабатывает соот- входы устройства соединены с входами формирователей импульсов первой группы, выходы котррых соединены с входами, элементов ИЛИ с второго по 50state changes at any of the outputs of the second element I, information terminals of blocks 11, 12 are triggered; the device inputs are connected to the inputs of the first group of pulse drivers, the outputs of which are connected to the inputs of the OR elements from the second to 50 ветствутощий формирователь 5 и сигнал с его выхода через элемент 6 ИЛИ и элемент 7 поступает на вход элемента 8И, осуществл   опрос результата сравнени  при изменении состо ни  узлов 11 или 12. При наличии ошибки сравнени  на выходе элемента 8И вырабатываетс  сигнал, запускающий триггер 9, сигнал с выхода которого поступает на вход элемента 2И, запре (п+1)-й (где п - число выходов контролируемого :вдфрового блока), выходы эталонного блока соединены с входами формирователей импульсов второй группы, выходы которых соединены с 55 входами элементов ИЛИ с (п+2)-го по (2п+1)-й соответственно.The rotation driver 5 and the signal from its output through element 6 OR and element 7 are fed to the input of element 8I, interrogating the result of a comparison when the state of nodes 11 or 12 changes. If there is a comparison error, the signal that triggers trigger 9 is generated at the output of element 8I from the output of which enters the input of element 2I, is prohibited (n + 1) -th (where n is the number of outputs of the controlled: digital unit), the outputs of the reference unit are connected to the inputs of the second group of pulse shapers, the outputs of which are connected to 55 inputs of the elements LEE c (n + 2) -th to (2n + 1) th, respectively. 5five ща  прохо5вдение тактовых импульсов .. . Формула изобретени conduction of clock pulses ... Invention Formula Устройство дл  контрол  цифровых узлов, содержащее генератор синхроимпульсов , генератор тестов, схему сравнени , эталонный блок, причем выход генератора тестов  вл етс  выходом устройства уЧл  подключени  к информационным входам контролируемого цифрового блока и соединен с информационными входами эталонного блока, информационные входы устройства дл  подключени  к выходам контролируемого цифрового блока соединены с первой группой входов схемы сравнени , втора  группа входов которой соединена с выходами эталонного блока, отличающеес  тем, что, с целью повыщени  достоверности конт-. рол , а также расширени  функциональных возможностей за счет обеспечени  контрол  последовательностных блоков, устройство содержит два элемента И, элемент ИЛИ, триггер, элемент задержки и две группы формирователей импульсов, причем выход генератор а синхроимпульсов соединен с первыми входами первого элемента И и элемента ИЛИ, выход первого элемента И соединен с входом синхрони-. зации генератора тестов, вход сброса которого  вл етс  входом сброса устройства дл  подключени  к входу сбро- 5 са контролируемого цифрового блока, а также соединен с входом сброса эталонного блока и триггера, выход которого соединен с вторым входом первого элемента И, выход схемы срав0A device for controlling digital nodes, comprising a clock generator, a test generator, a comparison circuit, a reference unit, where the output of the test generator is the output of the device connected to the information inputs of the monitored digital block and connected to the information inputs of the reference block, the information inputs of the device connected to the outputs controlled digital block is connected to the first group of inputs of the comparison circuit, the second group of inputs of which is connected to the outputs of the reference block, I distinguish This is because, in order to increase the reliability of cont. role, as well as expanding the functionality by providing control of sequential blocks, the device contains two AND elements, an OR element, a trigger, a delay element, and two groups of pulse shapers, the output of the generator and sync pulses connected to the first inputs of the first AND element and the OR element, the first element And is connected to the input synchronized. test generator, the reset input of which is the reset input of the device for connecting to the reset input of the monitored digital block, and is also connected to the reset input of the reference block and the trigger, the output of which is connected to the second input of the first element And 5five 00 го элемента И, выход которого соединен с единичным входом триггера, выход элемента ИЛИ соединен через элемент задержки с вторым входомelement AND, the output of which is connected to a single trigger input, the output of the OR element is connected through a delay element to the second input нени  соединен с первым входом второ- is connected to the first input of the second второго элемента И, информационные входы устройства соединены с входами формирователей импульсов первой группы, выходы котррых соединены с входами, элементов ИЛИ с второго по the second element And, the information inputs of the device are connected to the inputs of the pulse shapers of the first group, the outputs are connected to the inputs of the OR elements from the second to (п+1)-й (где п - число выходов контролируемого :вдфрового блока), выходы эталонного блока соединены с входами формирователей импульсов второй группы, выходы которых соединены с входами элементов ИЛИ с (п+2)-го по (2п+1)-й соответственно.(n + 1) -th (where n is the number of outputs of the monitored: vdvrovogo block), the outputs of the reference block are connected to the inputs of the second group of pulse shapers, the outputs of which are connected to the inputs of the elements OR from (n + 2) -th to (2n + 1 ) th respectively. Редактор В.КовтунEditor V.Kovtun Составитель А.Сиротска Compiled by A.Sirotska Техред М.Ходанич Корректор С.ЧерниTehred M. Khodanich Proofreader S. Cherni Заказ 1312/49 Тираж 673Под:шсноеOrder 1312/49 Circulation: 673Under ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5VNIIPI USSR State Committee for Inventions and Discoveries 4/5, Moscow, Zh-35, Raushsk nab. 113035 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4
SU853923258A 1985-07-08 1985-07-08 Device for checking digital units SU1304027A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853923258A SU1304027A1 (en) 1985-07-08 1985-07-08 Device for checking digital units

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853923258A SU1304027A1 (en) 1985-07-08 1985-07-08 Device for checking digital units

Publications (1)

Publication Number Publication Date
SU1304027A1 true SU1304027A1 (en) 1987-04-15

Family

ID=21187084

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853923258A SU1304027A1 (en) 1985-07-08 1985-07-08 Device for checking digital units

Country Status (1)

Country Link
SU (1) SU1304027A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 607218, жл. G 06 F 11/26, 1975. Авторское свидетельство СССР № 605216, кл. G 06 F 11/26, 1976. *

Similar Documents

Publication Publication Date Title
SU1304027A1 (en) Device for checking digital units
SU1109686A1 (en) Clock pulse generator checking device
SU742940A1 (en) Majority-redundancy device
SU1527631A1 (en) Device for checking adder
SU1471194A1 (en) Multiplexor with a check arrangement
SU1334150A1 (en) Device for checking shift register
SU1177816A1 (en) Device for simulating computer failures
SU1345340A1 (en) Checked counting element
SU748843A1 (en) Pulse train check device
SU1179344A1 (en) Device for checking pulse distributor
SU1361560A1 (en) Device for checking comparison circuits
SU1249543A1 (en) Device for checking pulse distributor
SU1534463A1 (en) Device for built-in check of central computer units
SU1714630A1 (en) Test pulse generator
SU1425608A1 (en) Device for extracting reversal signals
SU1236485A1 (en) Device for checking comparison circuits
SU1293832A1 (en) Pulse expander
SU1264206A1 (en) Switching device for multichannel check and control systems
SU1456944A1 (en) Information input device
SU1260962A1 (en) Device for test checking of time relations
SU1508213A1 (en) Device for registering faults
SU1269139A1 (en) Device for checking digital units
SU1297057A1 (en) Device for checking comparison circuits
SU1494006A1 (en) Decoder check unit
SU995399A1 (en) Redundancy pulse generator