SU1291974A1

SU1291974A1 - Устройство дл делени

Info

Publication number: SU1291974A1
Application number: SU853955562A
Authority: SU
Inventors: Валерий Иванович Кочергин
Original assignee: Предприятие П/Я Г-4514
Priority date: 1985-09-23
Filing date: 1985-09-23
Publication date: 1987-02-23

Abstract

Изобретение относитс к области вычислительной техники и предназначено дл использовани в арифметических узлах вычислительных машин, след щих цифровых приводах. Целью изобретени вл етс расширение области примене- ,ни за счет возможности делени чисел в произвольной позиционной системе счислени . Устройство содержит вычислительные блоки по числу разр дов частного, где в каждом блоке имеютс (К-1)/К - основание системы счислени / узлов сравнени , узел вычитани , коммутатор и преобразователь единичного нормального кода в код выбранной системы счислени . Входы делимого В соединены с первыми входами узлов сравнени и вычитани . Входы кратных делител соединены с вторыми входами узлов сравнени и информационньми входами коммутатора, выходы узлов сравнени соединены с управл ющими входами коммутатора и входами преобразовател , выход которого соединен с первым выходом блока, выходы коммутатора соединены с вторыми входами узла вычитани , выход которого соединен с вторым выходом блока. 6 ил. i сл to со со ч 4ib

Description

.Изобретение относитс к вычислительной технике и предназначаетс дл использовани в арифметических устройствах вычислительных машин, след щих цифровых приводах.

Цель изобретени - расширение области применени за счет возможности делени чисел в произвольной позиционной системе счислени .

На фиг.1 приведена структурна схема устройства дл делени ; на фиг.2 - структурна схема вычислительного блока разр да частного; на фиг.З - соотношени между цифровыми сигналами на выходе генератора крат- костей, сигналами единичного нормаль ного кода S, - S, на выходе узлов сравнени , двоичными сигналами х , X , X - на выходе вычислительного бло ка разр да частного и соответствующи им цифры унитарного кода;; на фиг.4 - функциональна схема преобразоват.ел единичного нормального кода в двоичный код; на фиг.З - структурна - схема коммутатора; на фиг.6 - функциональна схема преобразовани единичного нормального кода в унитарный код в соединении с функциональной схемой логического блока коммутатора

Устройство (фиг.1) содержит генератор 1 кратности, вычислительные блоки 2 разр дов частного, разр дные шины 3 делимого, разр дные шины 4 делител ,, разр дные шины 5 частного

Каждый блок 2 (фиг.2) .содержит узел 6 вычитани , коммутатор 7, узлы 8 сравнени и преобразователь 9 единичного нормального кода в код выбранной системы счислени (в частном случае - в двоичный).

Преобразователь 9 единичного нормального кода в двоичный (фиг.4) содержит (при основании системы счислени К 8), элементы И 10-13, ИЛИ 14 и 15.

Коммутатор 7 (фиг.З) содержит узел 16 преобразовани единичного нормального кода в унитарный код и логические узлы 17.

Узел 16 (фиг.6) содержит элементы И 18-23, а узел 17 - три группы (по Числу сигналов разр да) элементов И 24-26, объединенных на выходе соответственно элементами ИЛИ 27-29.

Принимаем следующие обозначени .

Заглавные буквы обозначают число разр да основани К, например, в дво

е12919742 .

ичном коде. Если у заглавной буквы установлен вверху индекс, например X , это означает i-й разр д числа. Строчные буквы с индексом внизу обозначают двоичные сигналы, например

O

5

. .. О

5

0

5

0

5

трех разр дов делител А А ) соединены с входами геX , X , Xj 1-го разр да.

Рассмотрение устройства проводим на примере делени двух чисел А и В (А - делитель, В - делимое), где используетс основание системы счислени К 8 и двоичный метод кодировани цифр разр да. Примем, что оба операнда заданы в нормализованном виде, когда в старших разр дах содержитс сигнал, отличный от цифры О. Пусть делимое содержит семь разр дов, делитель - три разр да, а результат делени выдаетс в семи разр дах.

Шины 4 (А-., А

нератора 1, выходы которого содержат кратные делител А, Ах2 С, АхЗ D, Ах4 Е, АхЗ F, Ахб G, Ах7 Н:. Выходы генератора 1 соединены с входами блоков 2. Другие входы первого блока 2 соединены с шинами 3 трех старших разр дов в , в . В делимого В.

Одни выходы первох о блока 2 составл ют один разр д и соединены с шиной старшего разр да X частного.

Другие выходы первого блока 2, составл ющие три разр да, и шина 3 четвертого разр да делимого В соединены с входами второго блока 2.

Цифровые сигналы этих входов обозначены В . Один выход второго блока 2 составл ет один разр д и соединен с шиной 3 разр да X частного..

Другие выходы второго блока 2 (значени в - Q) соединены с входами третьего блока 2, к которым также подключены шина 3 третьего разр да делимого В ни шестого

на входы подаютс сигн.алы нулевого значени О.

Седьмой блок 2 содержит только выходы , которые соединены с шиной 3 разр да х частного.

Узлы 8 сравнени вьщают сигналы единичного нормального кода соответственно при выполнении следующих неравенств

S, (В А); S (. 2); S (В А 3); S, (В А« 4); 85(В А . 3); S (В А 6) и S, (В А 7).

и т.д. вплоть до соедине- и седьмого блоков 2, где

312

Выходы узлов 8 сравнени соединен с входами преобразовател 9 и управл ющими входами коммутатор 7, а выходы преобразовател 9 соединены с выходами ,Х (х,, х, X ) блока 2.

Входы В блока 2 соединены с первыми входами узлов 8 сравнени и узла 6 вычитани . Вторые входы узлов 8 сравнени и информационные входы коммутатора 7 соединены с выходами гене ратора 1, а выходы коммутатора 1-е вторыми входами узла 6, выходы которого соединены с другими выходами блока 2 .

Устройство работает следующим образом .

При подаче на шины 4 и 3 операндо А и В на выходах генератора 1 формируютс кратные делителю А от А до

Ах7. При этом первый блок 2 осущест- вл ет деление числа, заданного стар З 3

шими разр дами делимого В , В , В , на делитель, и результат делени , который вл етс целым числом, выдаетс на шину 5 х , а остаток от делени .поступает на входы следующего блока 2

Второй блок 2 осуществл ет делени числа, старшие разр ды которого задаютс остатком от предыдущего делени а младший разр д вл етс числом следующего разр да В . делимого на делитель . Результат делени выдаетс на шину 5 х , а остаток от делени поступает на входы следующего блока 2 и т.д.

Число В на одном входе блока 2 сравнени в первом узле 8 сравниваетс с числом А, и при выполнении неравенства S, () на выходе этого узла 8 по вл етс сигнал S 1.

Во втором узле 8 число В сравниваетс с числом Ах2, и при выполнении неравенства Sj() на выходе этого узла 8 по вл етс сигнал . Sj, 1 и т.д. вплоть до седьмого узла 8, где число В сравниваетс с числом Ах7, и при выполнении неравенства S (в Ах7) на выходе этого узла 8 по вл етс сигнал S 1.

Следовательно, на выходах узлов 8 формируетс результат делени числа В на делитель А (А, А , А ) в единичном нормальном коде S (S ,...,8) сигналы которого в преобразователе 9 преобразуютс в сигналы двоичного кода X (х,, х, X ) блока 2. На выходах узла 16 сигналы единичного нормального кода преобразуютс в сигналы

унитарного кода 1 - 7, которые поступают на первые входы элементов И 24 - 26 блоков 17 и пропускают на выходы коммутатора 7 число Q АхХ в двоичном коде основани счислени К 8.

В узле 6 определ етс разность чисел в и Q, котора поступает на входы следующего блока 2.

Таким образом, устройство работает с операндами А и В, заданными, например, в двоичном коде. При этом в каждом блоке 2 с выходов узлов 8 снимаютс сигналы единичного нормального кода S (S,...,S), которые в преобразователе 9 преобразуютс в код операндов. Из изложенного очевидно, что устройство может работать с любыми кодами позиционных систем счис5

5

0

5

0

5

лени .

Claims

Формула изобрет.ени

Устройство дл делени , содержащее вычислительные блоки разр дов частного и генератор кратности, причем входы первой группы первого вычислительного блока разр да частного соединены с разр дными шинами делимого устройства с первой по п-ю (п - количество разр дов делител ), входы первой группы i-ro вычислительного блока разр да частного (, ..., 1, 1 - количество разр дов частного) соединены с выходами первой группы (i - 1)-го вычислительного блока разр да частного и (i п - 1)-й разр дный шиной делимого устройства, выходы второй группы j-ro вычислительного блока разр да частного (j 1, .. . , 1) соединены с j-й разр дной шиной частного устройства, входы генератора кратности соединены с разр дными шинами делител устройства, каждый вычислительный блок разр да частного содержит узел вычислени ,

коммутатор и -- 1 узлов сравнени (р - основание системы счислени ), при этом первые группы входов узла вычитани и узлов сравнени с первого

г р-И т - по ---J-и соединены с входами первой

группы вычислительного блока разр да частного, информационные входы коммутатора вл ютс входами второй группы вычислительного блока разр да частного -и подключены к выходам групп с первой по (р-1)-ю генератора кратности , входы второй группы К-го узла сравнени (К 1,..., соединены с выходами К-й группы генератора кратности, выходы узла вычитани соединены с выходами первой группы вычислительного блока разр да частного, выход К-го узла сравнени соединен с соответствующим управл ющим входом коммутатора, выходы которого подключены к входам второй группы узла вычитани , отличающеес тем, что, с целью расширени области применени за счет возможности делени чисел в произвольной позиционной системе счислени , в каждый вычислительный блок разр да частного дополнительно введены преобразователь единичного нормального кода в код выбранной системы счислени и узлы сравТТТЛГПг

л л л л л1 д д.

Фиг.}

нени с ( 1)-го по .(р-1)-й,

первые группы входов которых соединены с входами первой группы вычислительного блока разр да частного, вто-. рые группы входов соединены с выходами соответствующих групп с (I г

+ 1)-й по (р-1)-ю генератора кратнос- тей, а выходы соединены с соответствующими управл юпщми входами с

(P±Ij + 1)-го по (р-1)-й коммутатора , входы преобразовател единичного

нормального кода в код выбранньш системы счислени соединены с выходами узлов сравнени с первого по (р-1)-й, а выходы вл ютс выходами второй группы вычислительного блока разр да

частного.

Фиг.}

1291974

О А ,Ах2 MS .Ах A)iS .yixff qx7

Ю

ft

JZ

J

XT

s

Sz

Si.

/3

Г5

Лг

Se

. J

л

s

fLJGUDUDI

}| II (I

Sv

3

ФигЛ

Г

Ам5