SU1282322A2 - Цифровой синтезатор частот - Google Patents
Цифровой синтезатор частот Download PDFInfo
- Publication number
- SU1282322A2 SU1282322A2 SU843784269A SU3784269A SU1282322A2 SU 1282322 A2 SU1282322 A2 SU 1282322A2 SU 843784269 A SU843784269 A SU 843784269A SU 3784269 A SU3784269 A SU 3784269A SU 1282322 A2 SU1282322 A2 SU 1282322A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- frequency
- output
- sampling
- pulse
- voltage
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относитс к радиотехнике и вл етс дополнительным к изобретению по основному а.с № 799100.Цель изобретени - улучшение подавлени в диапазоне частот помех, кратных шагу сетки. Цифровой синтезатор частот (ЦСЧ) содержит (;ин- хронизируемые генератор 1, делитель частоты с дробным переменным коэф. делени (ДЧДПКД) 2, импульсно-фазо- вый детектор (ИФД) 7, сумматор 8, фильтр 9 нижних частот, блок 10 пам ти , ЦАП 11, делитель 12 частоты,преобразователь 13 частоты в напр жение. ДЧДПКД 2 содержит блок 3 управлени , программирующий блок 4, состо щий из элемента И 14, управл емого счетчика 15, счетчика 16 дробных остатков и триггера 17, блок 5 исключени импульсов и счетчик 6. Частота на выходе ЦСЧ равна F; бЫХ N (Р„ опорна частота на входе ИФД 7, N - дробный коэф. делени 2) . ЦСЧ. i СО с 1чЭ 00 ю &0 ю чЭ м
Description
обеспечивает получение на вькоде ЦАП 11 ступенчатого напр жени , закон изменени которого строго повтор ет закон изменени напр жени помехи дробности с выхода ИФД 7 во всем диапазоне частот ЦСЧ. Использование этого напр жени в сумматоре
8 с противоположным знаком полностью компенсирует помеху дробности и нестабильность крутизны ИФД 7.Введены делитель 12 частоты и преобразователь 13 частоты в напр жение,2 з.п. ф-лы, 3 ил.
1
Изобретение относитс к радиотехнике , может быть использовано в системах радиосв зи и измерительной аппаратуре и вл етс усовершенствованием устройства по авт.св. № 799100.
Целью изобретени вл етс улучшение подавлени в- диапазоне частот помех, кратных шагу сетки.
На фиг. 1 представлена структурна злектрическа схема цифрового синтезатора частот; на фиг. 2 - структурна электрическа схема им- пульсно-фазового детектора; на .фиг. 3 - структурна злектрическа схема преобразовател частоты в напр жение .
Цифровой синтезатор частот содержит синхронизируемые генератор 1, делитель 2 частоты с дробным переменным коэффициентом делени (ДЕЩКД) состо щий из блока 3 управлени ,программирующего блока 4, блока 5 исключени импульсов и счетчика 6, импуль сно-фазовый детектор 7, сумматор 8, фильтр 9 нижних частот, блок 10 пам ти , цифроаналоговый преобразователь (ЦАП) 11, делитель 12 частоты, преобразователь 13 частоты в напр жение . При этом программирующий блок 4 содержит элемент И 14, управл емьш счетчик 15, счетчик 16 дробных остатков , триггер 17. Импульсно-фазовый детектор 7 состоит из формировател 18 импульсов запуска, генератора 19 пилообразного напр жени (ГПН), блока 20 выборки-запоминани , формировател 21 импульсов выборки. Преобразователь 13 состоит из формировател 22 импульса выборки, формировател 23 импульсов запуска, (ГПН) 24, блока 25 выборки-запоминани .
Цифровой синтезатор частот работает следующим образом.
7
Частота на выходе цифрового синтезатора частот равна F д,,) FQ,- N,
где
Oh
- опорна частота на входе импульсно-фазового детектора 7, N fj + d /b - коэффициент де ле- ни ДЦПКД 2, N - целочисленный коэффициент делени ДДПКД 2, а/Ь - дробна часть коэффициента делени ДЦПКД 2.
В режиме синхронизма частота срав5
нени на входе импульсно-фазового
F
детектора 7 равна F F г--. ,
ср Oh NJ, + a/b
и период частоты сравнени равен
0
N.
/Ь
вых
На выходе ДЦПКД 2 период ча сто- ты сравнени имеет два значени ,вытекающие из принципа действи из- 0 вестного делител
Но
F
СР1fr
еыу
отличающиес от периода 25 нени на величину
d
Р.ых -Ь
Т. , т,,,
30 F b (N + /b)
лТ Т - Т - оро ср р 6ЫХ
(й/Ь - 1)
35
40
b -О
Fon Ь (N )
Так как величины F и b - постооп
ЯННЫ, ТО ошибки в сравнении величин TCP и Т , Т пропорциональны коэффициентам
b -а
(N + а/ь) (N + d/b)Скачок напр жени так называемой помехи дробности, возникающий за один период частоты сравнени из-за неравенства и . , на выходе импульсно-фазового детектора равен д и,
и дт
UHI on Ч
имди ,
рд
симальное
Oh
- мак7 равен д U. Цф, - л , F,
срг оп Де Ф,
напр жение на выходе пульсно-фазового детектора 7. Отсюда видно, что напр жение помехи дробности зависит от величины
д, , т.е. от коэффициента делени ДЦПКД 2 и F
от стабильности ве - - крутизны импульс
личины UCP но-фазового детектора 7.
Дл примера положим N 100,3, т.е. NO 100, с1 3, b 10. Установку нужного коэффициента делени обеспечивает блок 3 управлени .Коэффициент делени счетчика 6 устанавливаетс равным 100, управл емого счетчика 15 - равным 3. Коэффициент делени счетчика 16 дробных остатков беретс равным b 10. Предположим, что система фазовой автоподстройки частоты находитс в синхронизме и в счетчике 16 дробных остатков записано число, равное 0. В этом случае импульсы с выхода синхронизируемого генератора 1 будут поступать через блок 5 исключени импульсов на сигнальньй вход счетчика 6 и одновременно на управл емый счетчик 15 и счетчик 16 дробных остатков через элемент И 14.
После поступлени трех импульсов на управл емый счетчик 15 сигнал с его выхода установит триггер 17 в нулевое состо ние и тем самьм запретит прохождение импульсов через элемент И 14 на счетчик 16 дробных остатков и управл емый счетчик 15. В результате в счетчике 16 дробных остатков будет записано число З.Пос . ле поступлени 100 импульсов на вход счетчика 6, на выходе ДЦПКД 2 по витс импульс, который поступит на импульсно-фазовый детектор 7, перепишет число 3 из счетчика 16 дробных остатков в блок 10 пам ти. В свзи с тем, что требуетс коэффициент делени 100, 3 и первый цикл делени произведен с коэффициентом 100, то |На выходе импульсно-фазового детек- тора 7 образуетс скачок напр жени пропорциональный дробному остатку, т.е. числу А 3. Этот скачок напр
15
20
25
30
35
40
50
жени накладываетс на выходное напр жение импульсно-фазового детектора 7 и существует в течение всего второго цикла делени . Блок 10 пам ти предназначен дл хранени в течение последующего цикла делени числа зафиксированного в счетчике 16 дробных остатков за предыдущий цикл делени .
Блок 10 пам ти непосредственно управл ет работой ЦАП 11. На выходе ЦАП 11 образуетс напр жение, которое в аналоговой форме соответствует числу К, хранимому в блоке 10 пам ти. Это Напр жение вводитс в сумматор 8 дл компенсации скачков напр жени , возникающих на выходе импульсно-фазового детектора 7 из-за дробного делени в кольце фазовой автопод- стройки частоты.
Таким образом, на выходе ЦАП 11 в течение всего второго цикла делени будет напр жение, пропорциональное также дробному остатку, т.е. числу а 3. Поступление выходного импульса ДЦПКД 2 в программирующий блок 4 обеспечит переключение триггера 17 и открывание элемента И 14. Во втором цикле делени в управл - - емый счетчик 15 и счетчик 16 дробных остатков поступит еще 3 импульса . В счетчике 16 дробных остатков будет записано число 2а 6 и т.д. В четвертом цикле делени на вход счетчика 16 дробных остатков поступ т очередные 3 импульса. В результате образуетс импульс переполнени счетчика 16 дробных импульсов, который воздействует на блок 5 исключени импульсов, обеспечива выполнение этого цикла с коэффициентом делени , равным 101. При этом в счетчике 16 дробных остатков запищетс дробный остаток Ь 4 х X 3 - 10 2. Так как в четвертом цикле делени произойдет коррекци фазы, то на выходе импульсно-фазового детектора 7 скачок напр жени тоже станет пропорциональным дробному остатку, т.е. I и т.д. В результате на выходе ЦАП 11 получаетс ступенчатое напр жение, пропорциональное числу q , 2а, За, 4а - Ъ и т.д. Чтобы напр жение на выходе ЦАП 11 было пропорционально напр жению скачков с выхода импульсно-фазового детектора 7 во всем диапазоне частот, его нужно умножить на
-. величину, пропорциональную-гу1
+ «/b
Умножение на данную величину производитс в ЦДЛ 11. Он представл ет собой цифроаналоговый преобразователь с дополнительным входом по опорному напр жению. Опорное напр жение формируетс преобразователем 13.
На вход преобразовател 13 через делитель 12 частоты поступает частота синхронизируемого генератора 1, котора в режиме синхронизма равна F F (N + ) . Соответствен ВЫХ ОГ1 о ,
НО период частоты
1
вых F, (N, + q /b) тн 24 формирует пилу с максимальньш периодом
Р . ,
п.макс
N.
де N
коэффициент делени , соответствующий низшей частоте F- диапазона часто- 25
о Ь| X J /
ты цифрового синтезатора частот;
коэффициент делени делител 12 частоты.
. 35
Импульсы запуска пилы формируют по заднему фронту импульсов выбори в формирователе 23 импульсов зауска . Во врем импульса запуска форируетс задний фронт пилообразного напр жени , таким образом период пиообразного напр жени будет равен
величине ---.-гт- . Р1мпульсы выборOh
ки формируютс по приходу импульсов с делител м 12 частоты и их период
Р
также равен величине
F . N
Он
Импульсы выборки предшествуют импульсам запуска пилы и по времени приход тс на участок пилообразного напр жени с максимальной амплитудой. Импульсы выборки и пилообразное напр жение подаютс на блок 25 выборки- запоминани и на его выходе формируетс напр жение, пропорциональное периоду пилообразного напр жени , а значит, выходное напр жение преобразовател 13 пропорционально вер личине Т :;;- -тг и равно
F
СП
N
и
MdKC
где и„с„( максимальна мплитуда пилообразного напр жени .
Выходное напр жение ЦАП 11 равно
и
и
К q,
где и
опорное напр жение,подаваемое на ЦАП 11, в данном случае U U :
on пр
код, управл емый выходным напр жением ЦАП 11; коэффициент, завис щий от построени ЦАП 11 (q 1).
Значит
и
К -q
Г
К q,
5
0
0
Это напр жение с соответствующим коэффициентом вводитс в сумматор 8 дл компенсации скачков напр жени , возникающих на выходе импульсно-фазо- вого детектора 7 из-за дробного делени в кольце фазовой автоподстройки частоты. Как видно из формулы, это напр жение пр мо пропорционально коду дробных остатков, поступающему в счетчик 16 дробных остатков и об- . ратно пропорционально коэффициенту 5 делени ДЦПКД 2, что отражает изменение напр жени скачков с выхода . импульсно-фазового детектора 7 в диапазоне частот цифрового синтезатора частот.
Импульсно-фазовый детектор 7 выполнен по схеме выборка-запоминание с линейной пилообразной амплитудно- фазовой характеристикой. Опорные импульсы запускают ГПН 19.
Как видно из построени преобразовател 13, все узлы, вход щие в него, аналогичны узлам, вход щим в импульсно-фазовый детектор 7, и принципы работы этих устройств одинаковы. Следовательно, зависимость выходных напр жений импульсно-фазового детектора 7 и преобразовател 13 от вли ни дестабилизирующих факторов должна быть идентична, особенно сильно э та идентичность про вл етс при изготовлении этих устройств в виде гибридной микросборки частотного применени на одной подложке. Это озна5
0
5
что уходы напр жений помехи
чает,
дробности вследствие нестабильности крутизны импульсно-фазового детектора 2 .компенсируютс такими же уходами напр жени компенсации помехи дробности вследствие такой же нестабильности опорного напр жени , подаваемого на ЦАП 1 1 с преобразовате.- л 13 частоты. Коэффициент делени делител 12 .частоты выбираетс таким , чтобы вьтолн лось приблизительное равенство
выхср
F
вых.ср.
- средн частота диапазона цифрового синтезатора частот.
По сравнению с известным предлагаемый цифровой синтезатор частот обеспечивает получение на выходе циф- роаналогового преобразовател ступенчатого напр жени , закон измене- ни которого- строго повтор ет закон изменени напр жени помехи дробности с выхода импульсно-фазового детектора во всем диапазоне частот цифрового синтезатора частот,Позтому введение такого напр жени в сумматор с противоположным знаком полностью компенсирует помеху дробности
40
во всем диапазоне выходных частот циф-35 последовательно соединенные формиро- рового синтезатора частот.Напр жение компенсации помехи дробности также учитывает нестабильндсть напр жени помехи дробности вследствие нестабильности крутизны импульсно-фазового детектора из-за воздействи дестабилизирующих факторов . Тем самым улучшаетс .подавление в выходном сигнале помех, кратных шагу сетки частот в диапазоне . частот синтезатора и при воздействии дестабилизирующих факторов (тем45
ватель импульсов запуска, генератор пилообразного напр жени и блок выборки-запоминани , а также формирователь импульсов выборки, выход которого соединен с вторым входом блока выборки-запоминани , при этом вход формировател импульсов запуска , вход формировател импульсов выборки и выход блока выборки-запоми- ни вл ютс соответственно первым и вторым входами и выходом импульсно-фазового детектора.
5
0
5
0
5
0
пературы, нестабильности источников питани и др.).
Claims (3)
1.Цифровой синтезатор частот по авт. св. № 799100, отличающийс тем, что, с целью улучшени подавлени в диапазоне частот помех, кратньк шагу сетки, межДу выходом синхронизируемого генератора и входом опорного напр жени цифро- аналогового преобразовател введены последовательно соединенные делитель-частоты и преобразователь частоты в напр жение.
2.Синтезатор по п. 1, о т л и- . чающийс тем, что преобразователь частоты в напр жение содержит последовательно соединенные формирователь импульсов выборки, формирователь импульсов запуска, генератор пилообразного напр жени и блок выборки-запоминани второй вход которого также соединен с выходом формировател импульсов выборки, при этом вход формировател импульсов выборки и выход блока выборки-запоминани вл ютс соответственно вход1М и выходом преобразовател частоты
в напр жение.
3.Синтезатор по пп. 1 и 2, отличающийс тем, что им- пульсно-фазовый детектор содержит
последовательно соединенные формиро-
ватель импульсов запуска, генератор пилообразного напр жени и блок выборки-запоминани , а также формирователь импульсов выборки, выход которого соединен с вторым входом блока выборки-запоминани , при этом вход формировател импульсов запуска , вход формировател импульсов выборки и выход блока выборки-запоми- ни вл ютс соответственно первым и вторым входами и выходом импульсно-фазового детектора.
J
0i/e.J
Фиг.2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843784269A SU1282322A2 (ru) | 1984-08-20 | 1984-08-20 | Цифровой синтезатор частот |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843784269A SU1282322A2 (ru) | 1984-08-20 | 1984-08-20 | Цифровой синтезатор частот |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU799100 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1282322A2 true SU1282322A2 (ru) | 1987-01-07 |
Family
ID=21136112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843784269A SU1282322A2 (ru) | 1984-08-20 | 1984-08-20 | Цифровой синтезатор частот |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1282322A2 (ru) |
-
1984
- 1984-08-20 SU SU843784269A patent/SU1282322A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 799100, кл. Н 03 В 21/02,17.05.76. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA2296312C (en) | Frequency synthesizer systems and methods for three-point modulation with a dc response | |
RU2153223C2 (ru) | Синтезатор с изменяемой частотой, способ синтеза частоты сигнала в синтезаторе и радиотелефон | |
EP0125790B1 (en) | Frequency synthesisers | |
US5821816A (en) | Integer division variable frequency synthesis apparatus and method | |
GB1506009A (en) | Nonrecursive interpolating digital filter | |
US4365201A (en) | Frequency synthesizer | |
JPH0444446B2 (ru) | ||
US3976946A (en) | Circuit arrangement for frequency division by non-integral divisors | |
EP0740423A2 (en) | Digital phase-locked loop | |
JPH06132753A (ja) | 対数増幅器/検波器遅れ補償 | |
US4290028A (en) | High speed phase locked loop frequency synthesizer | |
US6914935B2 (en) | Fractional N synthesizer with reduced fractionalization spurs | |
EP0450817A2 (en) | Digital phase detector arrangements | |
GB2107142A (en) | Frequency synthesisers | |
EP0378190B1 (en) | Digital phase locked loop | |
US4145667A (en) | Phase locked loop frequency synthesizer using digital modulo arithmetic | |
SU1282322A2 (ru) | Цифровой синтезатор частот | |
US4616192A (en) | Phase-locked loop with switchable phase detector | |
JP3506287B2 (ja) | 周波数シンセサイザ及び周波数シンセサイズ方法 | |
GB2239115A (en) | Direct dividing frequency synthesiser | |
GB2317280A (en) | Bandwidth adjustment in phase locked loops | |
US6298106B1 (en) | Frequency synthesiser | |
SU799100A1 (ru) | Цифровой синтезатор частот | |
SU1681381A1 (ru) | Устройство фазовой автоподстройки частоты | |
SU1172011A1 (ru) | Цифровой синтезатор частоты |