SU1280630A1 - Устройство дл формировани очереди запросов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ОЧЕРЕДИ ЗАПРОСОВ, содержащее, регистр приоритета, два элемента ИЛИ,, элемент задержки и каналы, каждый из которых , кроме последнего канала,содержит регистр приоритета,.блок элементов ИЛИ, три блокаэлементов И,схему сравнени  и элемент НЕ, а последний канал содержит регистр приоритета, блок элементов ИЛИ, два блока элементов И и схему сравнени , причем в каждом канале выход регистра приоритета соединен с. первым входом первого блока элементов И канала, с первым входом схемы сравнени  канала, и, кроме последнего канала, с первым входом второго блока элементов И канала, вход сброса устройства подключен к входу сброса регистра приоритета каждого канала,.выход схемы сравнени  каждого .канала соединен с первым входом третьего блока элементов И своего канала, и кроме последнего канала, с вторым входом второго блока элементов И своего Гканала и через элемент НЕ своего канала с вторым входом третьего блока элементов И последующего канала, первый вход блока элементов ИЛИ каждого канала соединен с выходом третьего блока элементов И своего канала, второй и третий входы блока элементов ИЛИ каждого канала, кроме первого и последнего каналов, соединены соответственно с выходом второго блока элементов И предыдущего канала и с выходом первого блока элементов И последующего канала, второй вход блока элементов ИЛИ первого канала подключен к выходу первого блока элементов И последующего канала, второй вход блока элементов ИЛИ последнего канала соединен с выходом второго блока элементов И предыдущего канала,информационный вход регистра приоритета i каждого канала подключен к выходу блока элементов ИЛИ своего канала, выход (Л первого блока элементов И первого канала  вл етс  выходом приоритета устррйства , выход вт.орого элемента ИЛИ подключен к входу первого элемента задержки, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет формировани  динамического приоритета, ю в устройство введены два триггера, 00 четыре элемента задержки,, схема сравнени  i регистр метки, регистр атрибута , регистр адреса, накапливающий сумматор, четыре блока элементов И,блок элементов ИЛИ, элемент И, а в каждый канал, кроме первого, введены элемент ИЛИ, регистр адреса,счетчик , три элемента И и триггер, а в первый канал введены элемент ИЛИ, регистр адреса, счетчик, элемент И и триггер, причем вход запроса устройства подключен к второму входу элементов И первого блока и к первому входу схемы сравнени , выход

Description

схемы сравнени  подключен к первому входу элемента И, выход которого со единен со счетным входом младшего разр да накапливающего сумматора, выход первого блока элементов И подключен к первому входу накапливающего сумматора, первый выход регистра метки соединен с вторым входом схемы сравнени , второй выход регистра метки подключен к первому входу второго блока элементов И,, выход которого соединен с первым входом блока элементов ИЛИ, выход регистра атрибута подключен к первому входу третьего блока элементов И, выход которого соединен с вторым входом.блока элементов ИЛИ, выход, которого соединен с вторым входом накапливающего сумматора , выход которого соединен с первым входом четвертого блока элементов И, с третьим входом третьего блока элементов И всех каналов, кроме первого канала, и вторым входом третьего блока элементов И первого канала,выход регистра приоритета соединён с г ервым входом четвертого блока элементов И, с третьим входом третьего блока элементов И всех каналов,кроме первого канала, и вторым входом третьего блока элементов И. первого канала, выход регистра адреса соединен с третьим входом третьего бпока элементов И всех каналов, кроме первого канала, и вторым входом-третьего блока элементов И первого канала , вход индикации приема сообщени  устройства подключен к первому входу первого элемента ИЛИ, к первому входу первого блока элементов И и к входу второго элемента задержки, выход которого соединен с вторым входом элемента И и с входом третьего элемента задержки, выход которого соединен с вторым входом второго блока элементов И и с входом четвертого элемента задержки, выход которого соединен с вторым входом третьего блока элементов И и с входом п того элемента задержки, выход которого .подключен к первому входу второго элемента ИЛИ и к второму входу

четвертого блока элементов И,выход четвертого блока элементов И соединен с вторыми входами схем сравнени  всех каналов, вход индикации выдачи кода приоритета устройства соединен с вторым входом первого ЭJfeмeнтa ИЛИ и с вторым входом второго элемента

ИЛИ выход которого подключен к входу установки в единичное состо ние второго триггера, выход первого элемента задержки соединен с входами установки в нулевое состо ние первого и второго триггеров, выход первого элемента ИЛИ соединен с входом установки в единичное состо ние первого триггера, пр мой выход которого  вл етс  выходом прерывани  устройства , выход блока элементов ИЛИ каждого канала соединен с информационным входом регистра адреса своего канала, выход которого, кроме первого канала, подключен к первому входу первого блока элементов И и, кроме последнего канала, к первому входу второго блока элементов И своего канала , выход регистра адреса первого канала подключен к выходу адреса максимального обобщенного запроса устройства, выход блока элементов ИЛИ каждого канала соединен с информационным входом счетчика своего канала , выход которого подключен к первому входу первого блока элементов И своего канала, к первому входу схемы сравнени  своего канала, и, кроме последнего канала, к первому входу второго блока элементов И своего канала, выход схемы сравнени  каждого канала, кроме первого, подключен к первому входу второго элемента И канала,выход схемы сравнени  первого канала подключен к входу установки в единичное состо ние триггера первого канала, единичный выход триггера каждого канала соединен с первым входом первого элемента И своего канала и, кроме последнего канала, с вторым входом второго элемента И последующего канала, инверсный выход второго триггера подключен к вторым входам первых элементов И каналов, вход сетевого единого времени устройства подключен к д-ретьим входам первых элементов И каналов, выходы которых соединены со счетными входами счетчиков своих каналов,второй вход первого элемента ИЛИ соединен с первыми входами третьих элементов И каналов, кроме первого канала , и вторым входом элемента ИЛИ последнего канала, вход сброса устройства подключен к входам сброса регистров адреса .и счетчиков каналов и

первым входам элементов ИЛИ каналов, выходы которых соединены с входами установки в нулевое состо ние триггеров своих каналов, инверсные выходы триггеров каналов, кроме первого канала, подключены к вторым входам третьих элементов И своих каналов, выходы которых кроме первого канала, соединены с вторыми входами элементов ИЛИ.предыдущих каналов, группы

1зходов регистров метки, атрибута, приоритета и адреса подключены к адресному входу устройства, второй вход первого элемента ИЛИ соединен с вторым входом первого блока элементов И каждого канала.

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  формировани  очереди запросов в соответствии с их приоритетами .

Цель изобретени  расширение функциональных возможностей за счет формировани  динамического приоритета сообщени  (кода запроса) в момент поступлени  в устройство и изменени  его значени  при нахождении в нем.

Необходимость в этом возникаетjHaпример , при. решении задачи выбора из очереди сообщений узла коммутации сети сообщени  с максимальным пр1 оритетоМо Приоритет сообщени  в -этом случае зависит от времени нахож,цени  сообщени  в сети.

Сеть ЭВМ представл ет собой совокупность вычислительных машин и терминалов, соединенных с помощью средств передачи данных в единую систему , В определенном смысле ее можно , рассматривать как совокупность узлов, выполн ющих те или иные функции . Узлы сети, которые выполн ют функции ретрансл ции информации,циркулирующей в сети называютс  коммутационными . В процессе функционировани  в узлах коммутации образуютс  очереди сообщений. Выбор очередного сообщени  дл  передачи осуществл етс  в соответствии с присвоенными обобщенными приоритетами. Значение обобщенного приоритета определ етс  важностью сообщени  (код статического приоритета) и временем нахождени  сообщени  в сети (код динамического приоритета)

Обобщенный приоритет сообщени  формируетс  следующим образом,

В сети функционирует системаединого времени (СЕВ)i Ъобое сообщение, поступающее в сеть и циркулирующее

между узлами коммутации, в адресной части содержит код адреса (им  сообщени ) , код приоритета (статический приоритет),код атрибута (код, соответствуюпщй времени нахождени  сообщени  в сети в момент начала передачи его из i-ro узла) и код метки (код таймера СЕВ в момент начала передачи сообщени  .из i-ro узла).Тогда

динамический приоритет сообщени  в момент прихода на (i + 1)-й узел определ етс  соотнощением

tu-l Ы-ьИ,

(1)

где ti - код атрибута;

- код, соответствующий времени , затраченному на пе20редачу сообщени  из i-ro

узла в (i + 1)-й узел. Код,соответствующий времени, затраченному на передачу сообщени  из i-ro узла в (i + 1)-й узел определ 25 етс  соотношением:

i 4, -М,

(2)

Д LStJ код таймера СЕВ в момент 30приема сообщени  на

(i + 1)-й узел;

К; - КОД метки.

Если во врем  передачи сообщени  произошло восстановление таймера 35 СЕВ (в св зи с переполнением), то код определ етс  соотношением:

t-. Ки,,.к, (3)

где К - код таймера СЕВ, после которого осуществл етс  его восстановление . Соотношение (2) реализуетс  путем

сложени  на сумматоре пр мого кода

К;, дополнительным кодом К;, а соотношение (3) - путем сложени  на сумматоре пр мого кода °б ратным кодом }{{ . Полученное сообщение ставитс  в очередь на обслуживание в соответствии с его обобщенным приоритетом (старшие разр ды - код статического приоритета, младшие разр ды - код динамического приоритета)

Врем  нахождени  сообщени  на узл коммутации подсчитываетс  путем добавлени  к коду динамического приоритета тактовых импульсов таймеров СЕВ (число поступивших импульсов будет соответствовать времени нахождени  c общени  в узле коммутации до момента выдачи его снова в сеть). Первым на обслуживание выбираетс  сообщение, имеющее максимальный обобщенный приоритет .

На фиг.1 изображена структурна  схема устройства дл  формировани  о 1ереди запросов; на фиг.2 - структурна  схема блока формировани  приоритета .

I

Устройство содержит каналы 1,регистр . 2 приоритета канала, блок 3 злементов ИЛИ канала, блоки 4 и 5 элементов И канала, злемент ИЛИ 6 канала, схему 7 сравнени  канала, злемент НЕ 8 канала, блок 9 элементов И канала, регистр 10 приоритета, элементы ИЛИ 11 и 12, элемент 13 задержки , блок 14 формировани  приоритета (БФП), регистр 15 адреса канала , счетчик 16.канала, элементы И 17 и 18 канала, триггер 19 канала, элемент И 20 канала, триггеры 21 и 22 , элементы 23 - 26 задержки, схему 27 сравнени , регистр 28 метки , регистр 29 атрибута, регистр 30 адреса, накапливающий сумматор 31, блоки 32 - 35 элементов И, элемент И 36, блок 37 элементов ИЛИ, вход 38 запроса устройства, вход 39 сброса устройства вход 40 сетевого единого времени устройства, вход 41 индикации выдачи кода приоритета устройства , вход 42 индикации приема сообщени  устройства, выход 43 прерывани  устройства,входы 44 и 45 БФП выход 46 БФП, группы 47 и 48 выходов БФП, входы 49 и 50 БФП, группу 51 входов БФП, выход 52 приоритета устройства, выход 53 адреса максимального обобщенного запроса устройства , адресный вход 54 устройства и группу 55 входов БФП.

Устройство работает следующим образом .

В исходном состо нии регистры 2 и 15, счетчик 16 через входы сброса обнулены Сигналом, поступившим по вход 39 устройства. Этот же сигнал через элементы ИЛИ 6 обнул ет триггеры 19. Устройство готово к работе.

Возможны два режима работы:первый св зан с приемом информации и формированием очереди, второй - с выдачей информации и перестройкой очереди,.

Сигнал на прием сообщени  (кода запроса) поступает на вход 42 устройства , проходит через элемент ИЛИ 11 и устанавливает в единичное состо ние триггер 21. Высокий потенциал с единичного выхода указанного триггера выдаетс  на выход 43 устройства ,, сигнализиру  о зан тости устройства.

К рассматриваемому моменту времени в регистры 28, 29, 10 и 30 через адресный вход 54 устройства занесены соответственно код таймера СЕВ в момент начала передачи сообщени ,код атрибута данного сообщени , код статического приоритета данного сообщени  и код адреса (им  данного сообщени ), т.е. информаци , содержаща с  в адресной части прин того сообщени .Разр дность указанных регистров определ етс  прин тым форматом адресной части сообщени .

Состо ние таймера СЕВ, вьщаваемое на вход 38 устройства, поступает на первую группу входов схемы 27 сравнени  и группу входов блока 32 элементов И. I

Сигнал,поступающий на вход 42 устройства , одновременно приходит на вход элемента 23 задержки и вход блока 32 элементов И, разреша  занесение кода таймера СЕВ на данный момент времени на накапливающий сумматор 31.

Содержимое регистра 28 поступает на вторую группу входов схемы 27 сравнени , котора  имеет на выходе высокий потенциал, открывающий по первому входу элемент И 36 только в случае, если код метки меньше кода таймера СЕВ. При этом сигнал с выхода элемента 23 задержки, пройд  через элемент И 36, поступает на счетный вход младшего разр да сумматора 31 и добавл ет к его содержимому единицу, позвол   в дальнейшем реализовать соотношение (2). В противном случае, т.е. когда код метки больше кода таймера,единица к содержимому сумматора 31 не добавл етс  и на нем будет реализовыватьс  соотношение (3). Сигнал с выхода элемента 23 задер жки поступает также на вход элемента 24 задержки, с выхода которого он проходит на вход элемента 25 задержки и второй вход блока 33 элементов И, разреша  выдачу содержимого регистра 28, снимаемого в обратном коде с второй группы выходов указанного регистра через блок 33 элементов И и блок 37 элементов ИЛИ на вторую группу входов сумматора 31. В резуль тате сложени  на сумматоре 31 получаетс  код, соответствующий времени передачи данного сообщени . Сигнал с выхода элемента 25 задержки поступает на вход элемента 26 задержки и второй вход блока 34 элементов И, разреша  выдачу содержимого регистра 29 через блок 34 эле ментов И и блок 37 элементов ИЛИ на сумматор 31. В результате сложени  на сумматоре 31 получаетс  код,соответствующий времени нахождени  данного сообщени  в сети на данный момент времени (динамический приоритет ) , Сигнал с выхода элемента 26 задержки поступает на вход блока 35 элементов И, разреша  поступление содержимого регистра 10 и сумматора 31 на соответствующие выходы группы 48 выходов БФП, т.е. выдачу кода обобщенного приоритета (старшие разр ды - код статического приоритета , младшие - код динамического при«оритета ), Содержимое регистра 30, регистра 10 и сумматора 31 поступает на соответствующие выходы группы 47выходов БФП, Код обобщенного приоритета с груп пы 48 выходов БФП поступает на первы группы входов схем 7 сравнени , на вторые группы входов которых поступа ют коды с регистров 2 и счетчиков 16 своих каналов (старшие разр ды - код статического приоритета, хран щийс  на регистре 2, младшие разр ды - код динамического приоритета, хран щийс  на счетчике 16). Схема 7 сравнени  вырабатывает,сигнал на своем выходе в том случае, если код обобщенного приоритета, поступающего с группы 48выходов БФП, больше кода, хран щегос  в регистре 2 и счетчике своего канапа. При приходе первого сообщени  все схемы 7 вырабатывают сигнал.Дл  каждого канала, кроме последнего,сигнал ,с выхода схемы 7 сравнени  открывает блок 9 элементов И своего канала,обеспечива  перезапись содержимого регистра 15. регистра 2 и счетчика 16 своего канала через блок 3 элементов ИЛИ последующего канала соотв тственно в регистр 15 , регистр 2 и счетчик 16 последующего каншта. Этот же сигнал, пройд  через элемент НЕ 8 своего канала, закрывает блок 5 элементов И последуьхчего канала с целью блокировки записи информации, поступающей на него с группы 47 выходов БФП, Кроме того, сигнал с выхода схемы 7 сравнени  первого канала поступает на вход установки в единицу триггера 19 первого канала. Дл  остальных каналов сигнал с выхода схемы 7 сравнени  поступает на вход элемента И 18 своего канала, устанавлива  в единичное состо ние триггер 19 своего канала, если триггер 19 предыд тцего канала находитс  в единичном состо нии . Нахождение триггера 19 в единичном состо нии сигнализирует о том, что в данном канале записана информаци , и разрешает поступление тактовых импульсов СЕВ через элемент И 17 своего канала на счетный вход счетчика 16 своего канала. Сигналы с выхода схем 7 сравнени  поступают также на блок 5 элементов И своего канала, обеспечива  запись содержимого регистра 30, регистра 10, сумматора 31, сн1 маемого с группы 47 выходов БФП, через незаблокированный блок 5 элементов И (в данном случае первого канала) и блок 3 элементов ИЛИ данного канала соответственно в регистры 15 и 2 и счетчик 16 данного канала. Сигнал с выхода элемента 26 задержки через элемент ИЛИ 12 устанавливает в единичное состо ние триггер 22. . Нулевой потенциал с инверсного выхода указанного триггера поступает на вход элемента И 17 каждого канала, запреща  на период формировани  очереди поступление тактовых и 1пульсов СЕВ на счетный вход счетчиков 16. Сигнал с выхода элемента ИЛИ 12 через интервал времени, определ емый параметрами элемента 13 задержки,ус/1 танавливает в нулевое состо ние три геры 21 и 22, сигнализиру  о готовности устройства к работе и разреша  поступление на счетчики 16 тактовых импульсов СЕВ. Далее в этом режиме устройство работает аналогично,размеща  сообщени  в очереди в соответствии с их обобщенными проритетами, В регистре 15 первого канала всег да будет находитьс  код адерса (им  сообщени ,имеющего максимальный обоб щенный приоритет. Этот код выдаетс  на выход 53 устройства. Пока сообщени  наход тс  в очереди,значение их динамических приоритетов измен етс  путем добавлени  тактовых импульсов СЕВ, поступающих на счетный вход сче тчиков 16 через элементы И 17 с вход 40 устройства. Сигнал на вьщачу обобщенного приоритета поступает на вход 41 устройства , проходит через элемент ИЛИ 11 и устанавливает в единичное состо ни триггер 21. Высокий потенциал с единичного выхода указанного триггера выдаетс  на выход 43 устройства,сигнализиру  о зан тости устройства. Одновременно сигнал на выдачу обобщенного приоритета поступает на вход элемента ИЛИ 12, сигнал с выход которого устанавливает в единичное состо ние триггер 22, Нулевой потенциал с инверсного выхода указанного триггера поступает на вход элемента И 17 каждого канала, запреща  на период перестройки очереди;поступление тактовых импульсов СЕВ. 0 Сигнал с входа 41 устройства от- крывает блоки 4 элементов И, и коды статического приоритета (содержрмое регистра 2 первого канала) и динамического приоритета (содержимое счетчика 16 первого канала),выдаютс  на выход 52 устройства. Эта информаци  используетс  при формировании адресной части выдаваемого в сеть сообщени . По этому же сигналу осуществл  етс  сдвиг содержимого регистров 15 и 2 и счетчика 16 последующего ка- нала, кроме первого, через блок 4 элементов И этого канала и блок 3 элементов ИЛИ предадущего канала соответственно в регистры 15 и 2 и счетчик 16 предыдущего канала.Одно- . временно этот сигнал через элемент ИЛИ 6 последнего канала поступает на вход установки в нуль триггера 19 последнего канала.Кроме того, он поступает на входы элементов И 20, кроме первого канала, и, если триггеры 19 своих каналов наход тс  в нулевом устанавливает состо нии. элементы ИЛИ 6 предыдущих ка в нулевое состо ние триггеры 19 предыдущих каналов. Сигнал с выхода элемента ИЛИ 12 через интервал времени, определ еый параметрами элемента 13 задержи , устанавливает в нулевое состо ие триггеры 21 и 22, сигнализиру  готовности устройства к работе разреша  поступление на счетчики 16 тактовых импульсов СЕВ. I 1

фиг./ I

9иг.2

Claims (1)

1. УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ОЧЕРЕДИ ЗАПРОСОВ, содержащее, регистр приоритета, два элемента ИЛИ., элемент задержки и каналы, каждый из которых, кроме последнего канала,содержит регистр приоритета,.блок элементов ИЛИ, три блока элементов И,схему сравнения и элемент НЕ, а последний канал содержит регистр приоритета, блок элементов ИЛИ, два блока элементов И и схему сравнения, причем в каждом канале выход регистра приоритета соединен с. первым входом первого блока элементов И канала, с первым входом схемы сравнения канала, и, кроме последнего канала, с первым входом второго блока элементов И канала, вход сброса устройства подключен к входу сброса регистра приоритета каждого канала,.выход схемы сравнения каждого канала соединен с первым входом третьего блока элементов И своего канала, и?кроме последнего канала, с вторым входом второго блока элементов И своего канала и через элемент НЕ своего канала с вторым входом третьего блока элементов И последующего канала, первый вход блока элементов ИЛИ каждого канала соединен с выходом третьего блока элементов И своего канала, второй и третий входы блока элементов ИЛИ каждого канала, кроме первого и последнего каналов, соединены соответственно с выходом второго блока элементов И предыдущего канала и с выходом первого блока элементов И последующего канала, второй вход блока элементов ИЛИ первого канала подключен к выходу первого блока элементов И последующего канала, второй вход блока элементов ИЛИ последнего канала соединен с выходом второго блока элементов И предыдущего канала,информационный вход регистра приоритета _Λ каждого канала подключен к выходу бло- § ка элементов ИЛИ своего канала, выход л первого блока элементов И первого ка- V нала является выходом приоритета уст- f ррйства, выход второго элемента ИЛИ подключен к входу первого элемента задержки, отличающееся тем, что, с целью расширения функциональных возможностей за счет формирования динамического приоритета, в устройство введены два триггера, четыре элемента задержки,· схема сравнения; регистр метки, регистр атрибута, регистр адреса, накапливающий сумматор, четыре блока элементов И,· блок элементов ИЛИ, элемент И, а в каждый канал, кроме первого, введены элемент ИЛИ, регистр адреса,счетчик, три элемента И и триггер, а в первый канал введены элемент ИЛИ, регистр адреса, счетчик, элемент И и триггер, причем вход запроса устройства подключен к второму входу элементов И первого блока и к первому входу схемы сравнения, выход

   1280630 А1 схемы сравнения подключен к первому входу элемента И, выход которого со единен со счетным входом младшего разряда накапливающего сумматора, выход первого блока элементов И подключен к первому входу накапливающего сумматора, первый выход регистра метки соединен с вторым входом схемы сравнения, второй выход регистра метки подключен к первому входу второго блока элементов И,, выход которого соединен с первым входом блока элементов ИЛИ, выход регистра атрибута подключен к первому входу третьего блока элементов И, выход которого соединен с вторым входом.блока элементов ИЛИ, выход, которого соединен с вторым входом накапливающего сумматора, выход которого соединен с первым входом четвертого блока элементов И, с третьим входом третьего блока элементов 'И всех каналов, кроме первого канала, и вторым входом третьего блока элементов И первого канала,выход регистра приоритета соединён с первым входом четвертого блока элементов И, с третьим входом третьего блока элементов И всех каналов,кроме первого канала, и вторым входом третьего блока элементов И. первого канала, выход регистра адреса соединен с третьим входом третьего блока элементов И всех каналов, кроме первого канала, и вторым входом.третьего блока элементов И первого канала, вход индикации приема сообщения устройства подключен к первому · входу первого элемента ИЛИ, к первому входу первого блока элементов И и к входу второго элемента задержки, выход которого соединен с вторым входом элемента Ии с входом третьего элемента задержки, выход которого соединен с вторым входом второго блока элементов И и с входом четвертого элемента задержки, выход которого соединен с вторым входом третьего блока элементов И и с входом пятого элемента задержки, выход которого подключен к первому входу второго элемента ИЛИ и к второму входу четвертого блока элементов И,выход четвертого блока элементов И соединен с вторыми входами схем сравнения всех каналов, вход индикации выдачи кода приоритета устройства соединен с вторым входом первого элемента ИЛИ и с вторым входом второго элемента

   ИЛИ; выход которого подключен к входу установки в единичное состояние второго триггера, выход первого элемента задержки соединен с входами установки в нулевое состояние первого и второго триггеров, выход первого элемента ИЛИ соединен с входом установки в единичное состояние первого триггера, прямой выход которого является выходом прерывания устройства, выход блока элементов ИЛИ каждого канала соединен с информационным входом регистра адреса своего канала, выход которого, кроме первого канала, подключен к первому входу первого блока элементов И и, кроме последнего канала, к первому входу второго блока элементов И своего канала, выход регистра адреса первого канала подключен к выходу адреса максимального обобщенного запроса устройства, выход блока элементов ИЛИ каждого канала соединен с информационным входом счетчика своего канала, выход которого подключен к первому входу первого блока элементов И своего канала, к первому входу схемы сравнения своего канала, и, кроме последнего канала, к первому входу второго блока элементов И своего канала, выход схемы сравнения каждого канала, кроме первого, подключен к первому входу второго элемента И канала,выход схемы сравнения первого канала подключен к входу установки в единичное состояние триггера первого канала, единичный выход триггера каждого канала соединен с первым входом первого элемента И своего канала и, кроме последнего канала, с вторым входом второго элемента И последующего канала, инверсный выход второго триггера подключен к' вторым входам первых элементов И каналов, вход сетевого единого времени устройства подключен к .третьим входам первых элементов И каналов, выходы которых соединены со счетными входами счетчиков своих каналов,второй вход первого элемента ИЛИ соединен с первыми входами третьих элементов И каналов, кроме первого канала, и вторым входом элемента ИЛИ последнего канала, вход сброса устройства подключен к входам сброса регистров адреса и счетчиков каналов и первым входам элементов ИЛИ каналов, выходы которых соединены с входами установки в нулевое состояние три1— геров своих каналов, инверсные выхо1280630 ды триггеров каналов, кроме первого канала, подключены к вторым входам третьих элементов И своих каналов, выходы которых^ кроме первого канала, соединены с вторыми входами элементов ИЛИ·предыдущих каналов, группы входов регистров метки, атрибута, приоритета и адреса подключены к адресному входу устройства, второй вход первого элемента ИЛИ соединен с вторым входом первого блока элементов И каждого канала.