SU1278879A1 - Устройство дл моделировани узлов коммутации сообщений - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Целью изобретени   вл етс  расширение функцио .иальных возможностей за счет обеспечени  загрузки сообщений в буферный накопитель, анализа признаков, выбора выходных каналов и передачи сообщений соседнему узлу. Устройство содержит блок 1 обработки, включающий счетчики 2-5, реверсивный счетчик 6, узел 7 индикации, генератор 8 пр моугольных импульсов, генератор 9 случайного потока импульсов, генератор 10 случайных чисел, элемент И 11, блок 12 загрузки, коммутатор 13, шифратор 14, блок 15 имитации буферного накопител , блок 16 коммутации, генераторы 17-19 тактовых импульсов. 3,п.ф-лы, 5 ил. i (Л с

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  статического моделировани  систем массового обслуживани , в частности дл  моделировани  узлов коммутации сообщений в сет х электронных вычислительных машин (ЭВМ).

Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  загрузки-сообщений в буферный накопитель анализа признаков,.выбора выходных каналов и передачи сообщений соседнему узлу

На фиг. 1 приведена блок-схема устройства; на фиг, .2 - схемы блок загрузки; на фиг, 3 - схемы блока имитации буферного накопител ; на фиг, 4 - схема блока коммутации; на фиг, 5 - схема коммутатора.

Устройство содержит блок I обработки , включающий счетчики 2-5, реверсивный счетчик 6, узел 7 индикации , генератор 8 пр моугольных импульсов , генератор 9 случайного потока импульсов, генератор 10 случайных чисел, элемент И 11, блок 12 загрузки, коммутатор 13, шифратор 14, блок 15 имитации буферного накопител , блок 16 коммутации, .генераторы 17-19 тактовых импульсов триггеры 20, элементы И 21, элемент И-НЕ 22, элемент ИЛИ 23, группы 24 и 25 элементов И, вычитающие счетчики 26, регистры 27 адреса, мультиплексоры 28, элемент ИЛИ 29, элементы И 30, дешифраторы 31, группы 32 элементов ИЛИ, группы 33 элементов запрета, схему 34 сравнени , регистр 35, элементы 36 и 37 задержки , генератор 38 случайных чисел , св зи 39-52 и элемент 53 задержки .

Устройство работает следующим образом.

Случайный процесс поступлени  сообщений в узел коммутации моделируетс  с помощью генератора 9, который с заданной интенсивностью генерирует случайный поток импульсов , имитирующий поступление сообщений со всех приемных каналов узла коммутации. Сообщени , передаваемые в узел коммутации, могут быть прин ты только при наличии свободных зон в буферном накопителе,.

Блок 12 контролирует наличие свободных зон в блоке 15 и при их

наличии элемент И I1 будет открыт, При поступлении очередного импульса с генератора 9 на .выходе элемента И 1 1 по вл етс  импульс, имитирующий поступление сообщени . Импульс поступает на генератор 10 случайных чисел, который вырабатывает двоичное число, пропорциональное длине сообщени . Это число поступае на группы 24 элементов И (фиг, 3) и далее на один из свободных счетчиков 26, которые имитируют отдельные зоны буферного накопител . Выбо счетчика обеспечиваетс  разрешающим сигналом, которьй вырабатываетс  бл ком 12 и поступает по св зи 42 на группы 24 и 25 элементов И, Разрешающий сигнал выдаетс  блоком 12 при поступлении каждого очередного импульса с элемента И И, если в блоке 15 есть хот  бы одна свободна  зона.

Наличие свободных зон контролируетс  с помощью триггеров 20 (фиг, 2), Количество триггеров равно числу зон. Если зона свободна , то сооветствующий триггер находитс  в нулвом состо нии, импульс с вькода 39 через открытый элемент И 21 поступает в блок 15, при этом триггер устанавливаетс  в €«диничное состо ние . Блок 15 по выходу 40 выдает сигнал, вырабатываемый элементом И-НЕ 22 при наличии хот  бы одной свободной зоны.

Адреса узлов назначени  формируютс  коммутатором 13 и шифратором 14, Случайный поток импульсов, пост пающий на вход 51 коммутатора 13, раздел етс - по выходам 52 в соответствии с веро тност ми, задавае№ 1ми на входах 50 (фиг, 5) Количество входов коммутатора 13 равно числу выходных линий, св зывающих моделируемый узел с соседними узлами. Если, например, количество выходных линий в узле три и заданные веро тности распределени  сообщений по этим ли-. ни м равны ,2, ,5, ,3, то каждое очередное сообщение адресуетс  дл  передачи по первой, второй и третьей лини м с веро тност ми соответственно 0,2; 0,5; 0,3. Импульс, имитирующий поступление сробщени , по вл етс  на входе 51 коммутатора 13, устанавливает схему 34 сравнени  и регистр 35 в исходное состо ние и через элемент 37 задержки поступает на генератор 38, который гарантирует случайное число X. Это число записываетс  в регистр 35, Импульс, задержанный элементом 36 задержки, поступает в схему 34 ;сравнени , где выполн етс  сравне|Ние числа X с величинами заданных веро тностей Р; (i ,2...k), где k число выходных линий. Сигнал адресного признака Aj дл  i-ro выходного канала вырабатываетс  в соо ветстви.и с выражени ми А;-() дл  А;(Р.,,- ) дл  I i k. Сигнал Aj поступает на вход шифратора 14, при этом на выходе шифратора по вл етс  двоичное число,  вл ющеес  адресом узла назначени . Этот адрес через открытую группу 25 элементов И записываетс  в один из регистров 27 (фиг. 3). Таким образом, обработка каждого очередного импульса с генератора 9, имитирующего поступление сообщени  в узел, завершаетс  записью сообщени  и его адреса в один из счетчиков 26 и соответствующий регистр 27. Моделирование процессов передачи . сообщений по выходным каналам в соо ветствии с их адресными признаками на соседние узлы проводитс  следующим образом. Двоичный код адреса А; выходного канала (, k, k - число выходных каналов к соседним узлам) с j-ro регистра 27 (фиг.З) поступает на j-й дешифратор 31 (j, п, п - число зон буферного накопител ) блока 16 (фиг.4),j-й мультиплексор блока 16 обеспечивает дешифрацию адресного признака А;, выбор и вклю чение генераторов 17-19 тактовых импульсов, а также подключение гене ратора к j-ому счетчику 26 (фиг,3). Включение:генераторов тактовых импульсов осуществл етс  сигналами, поступающими на выходы 47 с выходов групп 32 входных элементов ИЛИ, Импульсы с генераторов 17-19 поступают на мультиплексоры 28. Число мультиплексоров 28 равно числу зон буферного накопител , каждый мульти плексор содержит элементы И 30, чис ло которых определ етс  количеством выходных каналов св зи, а также эле 794 мент ИЛИ 2. Количество генераторов тактовых импульсов равно числу выходных каналов св зи, а тактова  частота этих генераторов харак еризует быстродействие соответствующих каналов. Так как к одному и тому же i-му выходному каналу могут быть адресованы .до п сообщений, наход щихс  в зонах буферного накопител , то блок мультиплексоров обеспечивает обслуживание сообщени , наход щегос  в j-й зоне (вычитающем счетчике 26 фиг. 3), только после передачи сообщени  из (j-I-)-A зоны. Такой последовательный алгоритм обслуживани  обеспечиваетс  группами 33 элементов запрета (фиг, 4), Элемент запрета узла (j-l)-й группы разрешает поступление тактовых импульсов с j-ro генератора тактовых импульсов на j-й мультплексор 28 и j-ю группу 33 элементов запрета только при отсутствии сигнала на j-м выходе (j-l)-ro дешифратора 31. Такой сигнал после обслуживани  сообщени , наход щегос  в (j-l)-й зоне , снимаетс  импульсом .с выхода (j-l)-ro счетчика 26 (фиг, 3) при завершении передачи сообщени  и его установке на ноль. Сигнал с выхода (j-l)-ro счетчика 26 поступает на установочный вход (j-l)-ro регистра 27, при этом регистр очищаетс , код адреса снимаетс  с (j-l-)-ro дешифратора . Таким образом, если все п зон буферного накопител  зан ты сообщени ми , адресованными одному и тому Ясе соседнему узлу, то обслуживаютс  они последовательно в пор дке поступлени . Если же сообщени  адресованы равным соседним узлам, то одновреh№HHo обслуживаетс  k сообщений, где k - число выходных каналов св зи . В блоке 1 накапливаютс  данные о модулирующих процессах, протекающих в узлах коммутации сообщений. Счетчики 2 и 3подсчитывают соответственно суммарное количество сообщений , которые предлагаютс  соседними узлами дл  коммутации и прин тых моделируемым узлом дл  коммута -: ции. Реверсивный счетчик 6содержит текущее количество сообщений , обслуживаемых системой в наблюдаемый мо51

мент времени. Генератор 8 вырабатывает импульсы с частотой следовани  f.lf где f - базова  частота, определ юща  точность измерени  временных интервалов обслуживани  сообщений, f - текущее число сообщений в системе . Счетчик 4 подсчитывает суммарное врем , затраченное на обслуживание сообщений. Узел 7 индикации служит дл  визуального наблюдени  за динамикой изменени  очереди. Счетчик 5. подсчитывает общее число сообщений, обслуженных узлом коммутации .

В результате моделировани  оцениваютс  следующие критерии качества функционировани  узла коммутации сообщений: среднее врем  обслуживани  сообщени  узлом, т.е. врем  от поступлени  сообщени  в узел до завершени  передачи соседнему узлу; веро тность.того, что сообщение получит отказ в приеме узлом коммутации; пропускна  способность узла коммутации; средн   длина очереди сообщений .

Устройство позвол ет оценить зависимость характеристик качества функционировани  узлов коммутации от таких параметров, как интенсивность и законы распределени  входных потоков сообщений; законы распределени  времени передачи сообщений по каналам св зи; емкость буферного накопител ; количество выходных каналов; быстродействие выходных каналов; распределение веро тностей адресных признаков,

Claims (1)

1. Формула изобретени 

   Устройство дл  моделировани  узлов коммутации сообщений, содержащее генератор случайного патока импульсов , злемент И, четыре счетчика, реверсивный счетчик, .генератор пр моугольных импульсов, узел индикации , генератор случайных чисел, блок загрузки, включающий первую и вторую группы элементов И, группу триггеров , элемент И-НЕ, выход которого соединен, с первым входом элемента И, инверсные входы триггеров группы  вл ютс  группой информационных входов блока загрузки, выходы элементов И первой группы  вл ютс  группой разрещающих выходов блока загрузки, первый выход j-ro элемента И первой

   группы соединен с инверсным выходом j-ro {j n n) триггера, пр мой выход которого соединен с первым входом j--ro элемента И второй группы , с J-M.входом элемента И-НЕ,

   второй вход (j-i-O-ro элемента И первой групггы соединен с вторым входом ()-ro элемента И второй группы и с выходом j-ro элемента И второй группы, пр мой вход j-ro триггера подключен к выходу j-ro элемента И первой группы, второй вход элемента И соединен с выходом генератора случайного потока импульсов и со счетным входом первого счетчика, выход элемента И соединен с разрешающим входом блока загрузки, с входом пуска генератора случайных чисел, со счетным входом второго счетчика и с суммирующим входом реверсивного счетчика, выходы разр дов которого соединены соответственно с входами узла индикации и генератора пр моугольных импульсов, выход которого соединен со счетным входом третьего счетчика, отличающее-, с   тем, что, с целью расширени  функциональных возможностей за счет обеспечени  загрузки сообщений в буферный накопитель, анализа признаков выбора выходных каналов и передачи сообщений соседнему узлу, в блок загрузки введен элемент задержки , а в устройство - генераторы так5 товых импульсов, блок мультиплексоров , блок имитации буферного накопител , шифратор и коммутатор, информационные входы которого  вл ютс  информационными входами устройства,

   0 управл ющий вход коммутатора соединен с выходом элемента И, выходы коммутатора через В1Ифратор соединены с группой адресных входов блока имитации буферного накопител , перва 

   5 fi втора  группы информационных входов которого соединены соответственно с группой выходов генератора случайных частот и с группой информа1ДЮННЫХ выходов блока мультиплексо0 ров, группа разрешающих входов блока имитации буферного накопител  соединена с группой разрешающих выходов блока загрузки, группа инфо| мационных входов которого соединен с

   5 группой информационных выходов блока имитации буферного накопител , группа адресных выходов которого соединена с группой информационных входов

   блока- мультиплексоров,выходы э апускающих сигналов которого соединены соответственно- с входами пуска генераторов тактовых импульсов, выходы которых соединены соответственно с синхронизирующими входами блока мультиплексоров, выход признака блока имитаций буферного накопител  соединен с.вычитающим входом реверсивного счетчика и со счетным входом четвертого счетчика, разрешающий вход блока загрузки через элемент задержк соединен с вторыми входами первых элементов И первой и второй групп блока загрузки.

   2, Устройство по .п.1, о т л и чающеес  тем, что блок имитации буферного накопител  содержит злемент ИЛИ, п информационных и адресных групп элементов И, п вычитающих счетчиков, п регистров адреса, установочный вход j-ro регистра адреса (1,п))и j-й вход элемента ИЛИ соединень с выходом j-ro вычитающего счетчика, выход элемента ИЖ  вл етс  выходом признака блока имитации буферного накопител , выходы

   вычитающргх счетчиков  вл ютс  группой информационных выходов блока имитации буферного накопител , выходы регистров адреса  вл ютс  группой адресных выходов блока имитации буферного накопител , информационные регистров адреса сое цинены соответственно с выходами элементов И адресных групп,, первые

   входы которых соединены соответственно с группой адресных входов блока имитации буфернбго накопител , перва  группа информационных входов которого соединена с первыми

   входами элементов И информационных групп, выходы элементов И j-й информационной группы соединены с информационным входом j-ro вычитающего счетчика, счетный вход каждого счетчика соединен с соответствующим входом второй группы информационных входов блока имитации буферного накопител , j-й вход группы разрещающих входов блока имитации буферного накопител  соединен с вторымм входами элементов ИJ-X адресных и информационных групп.

   «; лв

   4f ЛЛ t-

   49 Ь

   3