Claims (1)
ю Изобретение относитс к вычислительной технике и предназначено дл обмена информацией между ЭВМ, имеющей общую магистраль с совмещенными шинами Адресные, и периферийным устройством. Целью изобретени вл етс повышение достоверности обмена информацией , На фйг.1 и представлена структурна схема устройства; на фиг.2-6 функциональные схемы селектора адре са, схемы сравнени селектора адреса , блока дешифрации управл ющих си налов, блока контрол по паритету, и блока ввода-вывода. Устройство содержит центральный процессор 1, интерфейсное устройство 2, блок 3 ввода-вывода, периферийное устройство 4, шины 5 общей информационной магистрали, магистральный приемник 6 адреса 1 данных, узел 7 магистральных приемников сиг налов управлени , селектор 8 адреса блок 9 дешифрации управл ющих сигналов , магистральный передатчик 0 квитанции, блок 11 контрол по пари тету и магистральный передатчик 12 данных. Селектор 8 адреса содержит (фиг.2) группу схем 13 сравнени , элемент И 14, элемент 15 задержки и элемент 16 сложени по модулю два Каждый элемент 13 сравнени состоит из элементов И 17 и 18, элементов ИЛИ 19 и 20 (фиг.З). Блок 9 дешифрации управл ющих си . налов содержит (фиг.4) элемент НЕ 21, триггер 22, элементы И 23-25, элементы 26-28 задержки и элемент И ИЛИ 29. Блок 11 контрол по паритету со стоит из узла 30 формировани контрольных разр дов, группы схем 31 сравнени и элемента И 32 (фиг.5). Блок 3 ввода-вьгоода содержит (фиг.6) магистральный приемник 33, узел 34 формировани контрольных р р дов, мультиплексор 35, буферный регистр 36, коммутатор 37 данных, элемент 38 задержки, второй и перв элементы ИЛИ 39 и 40, узел 41 элем тов И. МагистрсШьные приемники 6 и 33, магистральные приемники узла 7 и м гистральные передатчики 10 и 12 об разуют ёлок магистральных усилителей . На чертежах обозначены также линии 42-58 внутренних шин св зей межу элементами и устройства и линии 59 и 60 входов сигналов чтени и записи устройства и шина 61 информационного входа-выхода устройства. Шина 5 общей информационной магистрали организована согласно требовани м к совместной магистрали адреса данных, в которой сигналы управлени имеют следующие обозначени : квитанци выставленного процессором адреса устройства или чейки пам ти (лини 42)-ОБМ (Обмен), запрос на чтение данных (лини 43) - ДЧТ (Данные читать ), квитанци записьшаемых данных (лини 44) - ДЗП - (Данные записать), квитанци вводимых в процессор данных ипи сигнал о завершении операции записи от адресованного устройства (лини 45) - ОТВ (Ответ). Устройство работает следующим образом . Процессор 1, установив на шинах 5 общей информационной магистрали код адреса, активизирует линию 42 сигнала ОБМ. Передний фронт сигнала ОБМ, поступившего через узел 7 на вход селектора 8, преобразуетс с помощью элемента 15 задержки и элемента 16 в импульс, по которому происходит сравнение кода адреса шин 5, поступившего через магистральньм приемник 6, и кода адреса устройства ввода-вывода 3, прошитого на первом входе селектора адреса 8. Поразр дное сравнение происходит на схемах 13 сравнени , при этом в каждом из них активизируетс цепочка: элемент И 17 элемент ИЛИ 20 - эЛемент И 18 (при двух логических l на первых двух входах схемы сравнени ) или цепочка: элемент ИЛИ-НЕ 19 - элемент ИЛИ 20 элемент И 18 (при логических О), При совпадении всех разр дов активи зируетс выход элемента И 14, т.е. выход селектора 8,. Этот, сигнал взводит триггер 22, что означает выбор . данного блока 3. При несовпадении адресов устройство остаетс в исходном состо нии. Дальнейшее функционирование устройства при совпадении адресов разбиваетс на два режима: записи (вывод данных из процессора 1 в блок 3) и чтени (ввод данных в процессор 1 из блока 3). В режиме записи процессор 1 устанавливает в линии 44 сигнал ДЗП, который через узел 7 активизирует эле мент И 24. Последний вырабатывает сигнал записи, который запускает . узел 34; Согласно протоколу интерфей са сигнал ДЗП сопровождает установленные на шинах 5 записываемые данные . Таким образом, через магистраль ный приемник 33 записываема информаци поступает на узел 34 и мультиплексор 35. Сигнал записи, задержанный элементом задержки 38 на врем , необходимое дл работы узла 34,. переключает мультиплексор 35 и через элемент ИЛИ 39 открывает дл записи буферньш регистр 36. Таким образом, в буферный регистр 36 будет записано сШИН 5 слово данных с контрольными битами, сформированными узлом 34. Сигнал ДЗП с выхода элемента И 24 , задержанный элементом задержки 28 на врем , необходимое блоку 3 дл записи в буферный регистр 36, через элемент ИЛИ 29 и магистральный передатчик 10 выдаетс на линию 45 сигна ла ОТВ и поступает в процессор 1, ин формиру егооб окончании операции. Процессор 1 снимает сигнал ОБМ, элемент НЕ 21 вырабатьгоает сигнал, сбра сывающий триггер 22, чем обеспечиваетс приведение устройства в исходное состо ние. В режиме чтени процессор 1 уста; навливает в линию 43 сигнал ДЧТ, которьй через узел 7 активизирует элемент И 23. Последний вырабатьшает сигнал чтени , который переключает коммутатор 37 и через элемент ИЛИ 40 открывает буферный регистр 36 по чтению. Данные из буферного регистра 36 через коммутатор 37 поступают на входы узла 11 и магистрального передатчика 12. . Сигнал с выхода элемента И 23, задержанный элементом 26 задержки на врем , необходимое блоку 3 дл выдачи данных из буферного регистра 36, запускает узел 30 дл обработки запрошенных процессором 1 данных. Сфор мированные узлом 30 контрольные разр ды сравниваютс на схеме 31 сравнени с контрольными кодами, считанными совместно со словом данных из буферного регистра 36. В случае совпадени на элементе И 32 формирует с сигнал, поступающий на вход элемента И 25. На другой вход элемента И 25 подаетс сигнал с вьпсода элемен та 26 задержки, задержанный элементом 27 задержки на врем , необходимое дл работы блока I1. При отсутствии ошибки в запрошенных процессором I данных на выходе элемента И 25 возникает активный сигнал, который через элемент ИЛИ 29, магистральный передатчик 10 и линию 45 сигнала ОТВ поступает в процессор 1. Кроме того, сигнал с выхода элемента ОТВ поступает в процессор I. Кроме того, сигнал с выхода элемента И 25 поступает на вход магистрального передатчика 12, открыва его тем самым дл выдачи запрошенных данных на шины 5. Таким образом, процессор I получает сигнал ОТВ как квитанцию вводимых данных, установленных на шинах 5 общей магистрали . Считав данные, процессор 1 завершает режим аналогично режиму записи. В случае несравнени контрольных разр дов выход блока 11 остаетс в пассивном состо нии, вследствие чего не открываетс элемент И 25, т.е. процессор 1 не получает сигнала ОТВ получает от блока 3. По истечении заданного временного интервала, например 10 мкс, центральный процессор 1 снимает сигнал ОБМ и переходит на стандартную процедуру обработки внутреннего прерьшани , соответствующего состо нию ошибки в процедуре чтени данных. Буферный регистр 36 блока 3 доступен дл периферийного устройства 4 записи и считыванию в моменты отсутстви обращени к нему со стороны центрального процессора I. Сигнал чтени , формируемьй на выходе периферийного устройства 4, через элемент ИЛИ 40 открывает буферньш регистр 36 по . чтению, кроме того, этот сигнал открывает узел 41, так что данные из буферного регистра 36 через коммутатор 37 и узел 41 поступают в периферийное устройство 4. Сигнал записи, формируемый на выходе периферийного устройства 4, через элемент ИЛИ 39 открывает буферный регистр 36 по записи, данные из периферийного устройства 4 через мультиплексор 35 поступают в буферный регистр 36. Формула изобретени Устройство дл обмена информацией, содержащее блок магистральных усилителей , первый и второй информационные входы и первый информационный выход, группа управл ющих входов и выход сигнала квитанции которого вл ютс соответственно адресным и информационным входами и информационным выходом, группой управл ющих вхо дов и выходим сигнала квитанции устройства , блок дешифрации управл ющих сигналов, коммутатор данных и селектор адреса, информационный вход кото 1 Оу с1Дрсис1, iimijJUpMcliJ.iaunnioui I рого подключен к второму информацион ному выходу блока магистральных усилителей , а управл ющий вход - к груп пе управл ющих выходов блока магистральных усилителей н к группе информадионных входов блока дешифрации управл ющих сигналов, разрешающий . вход которого соединен с выходом селектора адреса, а первый и второй выходы - соответственно с входом сигнала квитанции и входом разрешени выдачи данных блока магистральных усилителей, третьим информационным входом подключенного к первому выходу коммутатора данных, отличающеес тем, что, с целью повьшени достоверности обмена данных , в него введень мультиплексор. узел элементов И, буферный регистр узел формировани контрольных разр дов , блок контрол по паритету, два элемента ИЛИ и элемент задержки причем первый выход коммутатора данных соединен с информационным входом блока контрол по паритету, синхрони зирующий вход и выход которого подключены соответственно к информационному выходу и третьему входу блока дешифрации управл ющих сигналов, четвертый выход которого соединен с управл ющим входом коммутатора данных и первым входом первого элемента ИЛИ, а п тый выход - с разрешающим входом узла формировани контрольных разр дов и через элемент задерж ,ки - с управл ющим входом мульти |плексора и первым входом второго элемента ИЛИ информационный вход узла формировани контрольных разр дов соединен с третьим информационным выходом блока магистральных усипителей , первый информационньш вход мультиплексора подключен к третьему информационному выходу блока магистральных усилителей и выходу узла формировани контрольньтх разр дов, второй информационный вход мультиплексора и выход узла элементов И об ,разуют информационный вход-выход устройства , выход мультиплексора соеди-, нен с информационным входом буферного регистра, выход и входы разрешени записи и чтени которого подключены соответственно к информационному входу коммутатора данных и выхо- дам второго и первого элементов ИЛИ, вторые входы которых вл ютс соответственно входами сигнала записи и чтени устройства, информационный и управл ющий входы узла элементов И соединены соответственно с вторым выходом коммутатора данных и входом сигнала чтени устройства. The invention relates to computing and is intended for the exchange of information between a computer having a common bus with Addressable buses and a peripheral device. The aim of the invention is to increase the reliability of the exchange of information, Figure 1 and presents a block diagram of the device; Figures 2-6 are functional diagrams of the address selector, the comparison circuit of the address selector, the decryption block of the control signals, the parity check block, and the I / O block. The device contains a central processor 1, an interface device 2, an input / output unit 3, a peripheral device 4, common information bus lines 5, a trunk receiver 6 of data address 1, a node 7 of main control signal receivers, a selector 8 of address control decryption block 9 , backbone transmitter 0 receipts, parity control unit 11 and backbone data transmitter 12. The address selector 8 contains (FIG. 2) a group of comparison circuits 13, an AND 14 element, a delay element 15 and an addition element 16 modulo two. Each comparison element 13 consists of AND 17 and 18 elements, OR elements 19 and 20 (FIG. 3). . Block 9 decoding control si. The base contains (FIG. 4) the element HE 21, the trigger 22, the elements AND 23-25, the delay elements 26-28 and the element AND OR 29. The parity control unit 11 consists of the check bits generation unit 30, the comparison circuit group 31 and element And 32 (figure 5). The input-output unit 3 contains (FIG. 6) the trunk receiver 33, the control row formation node 34, the multiplexer 35, the buffer register 36, the data switch 37, the delay element 38, the second and first elements OR 39 and 40, the node 41 ale Comrade I. Magistrate receivers 6 and 33, trunk receivers of node 7 and m transmitters 10 and 12 form the trunks of trunk amplifiers. In the drawings, lines 42-58 of internal busbars between elements and devices and lines 59 and 60 of the inputs of the read and write signals of the device and the bus 61 of the information input-output device are also indicated. Bus 5 of the common information highway is organized according to the requirements for a shared data address bus in which the control signals have the following designations: receipt of the device address or memory location set by the processor (line 42) -OBM (Exchange), data read request (line 43) - DST (read data), receipt of data to be recorded (line 44) - DGP - (write data), receipt of data entered into the processor, or signal on the completion of a write operation from the addressed device (line 45) - TOE (Answer). The device works as follows. The processor 1, setting the address code on the buses 5 of the common information line, activates the line 42 of the MBP signal. The leading edge of the OBM signal received through node 7 to the input of the selector 8 is converted by a delay element 15 and an element 16 into a pulse, which compares the bus address code 5, received through the trunk receiver 6, and the address code of the I / O device 3, stitched at the first input of the address selector 8. A bitwise comparison occurs on the comparison circuits 13, and the chain is activated in each of them: the AND element 17 the OR element 20 is the Element AND 18 (with two logical l on the first two inputs of the comparison circuit) or the chain : ale ent NOR 19, - OR gate 20 AND gate 18 (at a logic O) In case of coincidence of all bits assets ziruets output AND gate 14, i.e., output selector 8 ,. This signal triggers trigger 22, which means selection. of this block 3. If the addresses do not match, the device remains in the initial state. Further operation of the device with matching addresses is divided into two modes: write (output data from processor 1 to block 3) and read (input data to processor 1 from block 3). In recording mode, processor 1 sets in line 44 a DZP signal, which, through node 7, activates element AND 24. The latter produces a recording signal, which triggers. node 34; According to the interface protocol, the DZP signal accompanies the recording data installed on buses 5. Thus, through the trunk receiver 33, the recording information is fed to the node 34 and the multiplexer 35. The recording signal delayed by the delay element 38 for the time required for the operation of the node 34 ,. switches multiplexer 35 and opens the buffer register 36 through the element OR 39. Thus, the buffer word 36 will be recorded with the BUS 5 data word with control bits generated by node 34. The DGP signal from the output of the And 24 element delayed by the delay element 28 by time required by block 3 for writing to the buffer register 36, through the OR element 29 and the main transmitter 10 is output to the TTV signal line 45 and enters processor 1, to form it at the end of the operation. Processor 1 removes the signaling circuit, element 21 generates a signal that resets trigger 22, which ensures that the device is reset. In read mode, processor 1 is mouth; On line 43, it pushes the signal of DChT, which, through node 7, activates the element AND 23. The latter generates a reading signal, which switches the switch 37 and opens the buffer register 36 by reading through the element OR 40. Data from the buffer register 36 through the switch 37 is fed to the inputs of the node 11 and the main transmitter 12.. The signal from the output of the element 23, delayed by the element 26 of the delay for the time required by block 3 for outputting data from the buffer register 36, starts the node 30 for processing the data requested by processor 1. The check bits formed by node 30 are compared in comparison circuit 31 with control codes read together with the data word from buffer register 36. In case of coincidence on the element, AND 32 forms a signal at the input of the AND 25 element. At the other input of the AND 25 element a signal is given from the output of the delay element 26 delayed by the delay element 27 by the time required for the operation of the block I1. In the absence of an error in the data I requested by processor I, an active signal occurs at the output of the AND 25 element, which through the OR element 29, the main transmitter 10 and the OTV signal line 45 enters the processor 1. In addition, the output signal of the OTV element goes to the processor I. In addition In addition, the signal from the output of the element 25 goes to the input of the main transmitter 12, thus opening it to transmit the requested data to the bus 5. Thus, the processor I receives the signal OTV as a receipt of the input data installed on the common bus lines 5 . Having read the data, processor 1 terminates the mode in the same way as the recording mode. In the case of non-comparison of control bits, the output of block 11 remains in a passive state, as a result of which the element 25 does not open, i.e. Processor 1 does not receive the signal. It receives from block 3. After a predetermined time interval has elapsed, for example 10 µs, CPU 1 removes the VBR signal and proceeds to the standard internal hook processing procedure corresponding to the error condition in the data reading procedure. The buffer register 36 of block 3 is accessible to the peripheral writing device 4 and reading at the moments when it is not accessed by the central processor I. The read signal generated at the output of the peripheral device 4 opens the buffer register 36 via the OR 40 element. reading, in addition, this signal opens the node 41, so that the data from the buffer register 36 through the switch 37 and the node 41 enters the peripheral device 4. The write signal generated at the output of the peripheral device 4 opens the buffer register 36 through the record OR 39 , the data from the peripheral device 4 through the multiplexer 35 enters the buffer register 36. Formula of the invention. The device for information exchange, containing the block of main amplifiers, the first and second information inputs and the first information output, group the control input pairs and the output of the receipt signal of which are respectively the address and information inputs and information output, the group of control inputs and the output of the device receipt signal, the control signal decoding unit, the data switch and the address selector, whose information input is 1 Oy c1Drsis1, iimijJUpMcliJ.iaunnioui I is connected to the second information output of the main amplifier unit, and the control input is connected to the group of control outputs of the main amplifier unit n to the group of information inputs b control decryption lock allowing. the input of which is connected to the output of the address selector, and the first and second outputs, respectively, to the input of the receipt signal and the input of the data output enablement of the trunk amplifier section, the third information input connected to the first output of the data switch, characterized in that, in order to increase the reliability of data exchange, Introduce a multiplexer into it. AND node, buffer register node of formation of check bits, parity control unit, two OR elements and delay element; the first output of the data switch is connected to the information input of the parity control unit, the synchronizing input and output of which are connected respectively to the information output and the third the input of the control signal decryption unit, the fourth output of which is connected to the control input of the data switch and the first input of the first OR element, and the fifth output to the enabling input y Formation of the control bits and through the delay element, with the control input of the multiplexer and the first input of the second element OR the information input of the node for the formation of the control bits connected to the third information output of the trunk unit, the first information input of the multiplexer is connected to the third information output of the block of main amplifiers and the output of the check bits formation node, the second information input of the multiplexer and the output of the node elements About, form the information The device’s input-output, multiplexer output is connected to the information input of the buffer register, the output and write enable and read enable inputs of which are connected respectively to the information input of the data switch and the outputs of the second and first OR elements, the second inputs of which are respectively inputs signal recording and reading of the device, information and control inputs of the node elements And connected respectively with the second output of the data switch and the input signal of the reading device.
51 58 4651 58 46
.2.2
sasas sssasas ss
Фиг,. 5FIG. five
6J6J