Claims (2)
Изобретение относитс к кo м тaционной вычислительной технике и может быть использовано в интегральных цифровых и аналоговых микросхемах , например на МДП-структурах. Цель изобретени - повьшение надежности и нагрузочной способности устройства путем введени в устройство второго триггера, дополнительных логических элементов И-ИЛИ НЕ и магистральных элементов, а также за счет обеспечени большей устойчивости функционировани к разбросу величин емкостных нагрузок на вьшодах формировател и фронтов входных сигналов. На фиг.1 приведена логическа сх ма устройства; на фиг.2 - принципиальна схема магистрального элемент Устройство содержит первый триггер 1, первый 2 и второй 3 элементы И-НЕ, первый 4 и второй 5 элементы НЕ, второй триггер 6, п ть элементо |ИЛИ-НЕ 7 - 11, магистральные элемен :ты 12 и 13. Первый вывод 14 устройства подкл чен к объединенным между собой вход первого элемента НЕ 4, первым входа первого элемента И-НЕ 2, второго 8 и п того 11 элементов ИЛИ-НЕ,-а вто , рой вывод 15 соединен с входом второго элемента НЕ 5 и первыми входами второго элемента И-НЕ 3, третье го 9 и четвертого 10 элементов ИЛИНЕ . Выходы элементов НЕ 4 и 5 подключены к входам первого элемента ИЛИ-НЕ 7, выход которого подключен к входам сброса триггеров 1 и 6, а выходы третьего 9 и п того 11 элементов ИЛИ-НЕ соединены соответственно с установочными входами перво го 1 и второго 6 триггеров, инверсн выходы которых подключены к вторым выводам соответственно четвертого 1 и второго 8 элементов ИЛИ-НЕ„ Пр мы выходы первого 1 и второго 6 тригге ров подключены к вторым входам соот ветственно второго элемента И-НЕ 3, п того элемента ИЛИ-НЕ 11, первого элемента И-НЕ 2 и третьего элемента ИЛИ-НЕ 9. Выходы второго элемента И-НЕ 3 и четвертого элемента ИЛИ НЕ 10 соединены соответственно с первым 16 и вторым 17 входами первого магистрального элемента 12, а выходы первого элемента И-НЕ 2 и вт рого элемента ИЛИ-НЕ 8 подключены соответственно к первому 18 и второму 19 входам второго магистрального элемента 13. Выходы 20 и 21 магистральных элементов 12 и 13 соединены соответственно с первым 14 и вторым 15 выводами устройства. Первый и второй магистральные элементы вьтолнены в виде последовательно соединенных дополнительных ВДП-транзисторов 22 и 23, стоки которых вл ютс выходом соответствующего магистрального элемента, входами которого вл ютс затворы тех же МДП-транзисторов, истоки которых Подключены соответственно к шине 24 питани и общей шине 25 устройства. Формирователь работает следующим образом. В исходном состо нии на выводах 14 и 15 устройства поддерживаетс высокий уровень логической 1, например через внешний резистор от шины 24 питани . При этом через элементы НЕ 4 и 5 и элемент ИЛИ-НЕ 7 на входы сброса триггеров 1 и 6 поступает сигнал , сбрасывающий триггеры в исходное состо ние, на пр мых выходах уровни О и на инверсных - уровни 1. При поступлении на один из выводов двунаправленного формировател (дл определенности на вывод 14) уровн О на выходе элемента ИЛИ-НЕ 11 формируетс уровень 1, и триггер 6 устанавливаетс следующим образом: на пр мом выходе триггера формируетс уровень логической 1, а на инверсном - уровень логического U. На двух входах элемента ИЛИ-НЕ 8 формируютс уровни логического О, а на выходе - уровень логической l соответственно . Транзистор (п-канальный ) 23 открываетс , и на выходе 21 и выводе 15 формируетс усиленный сигнал нулевого уровн , т.е. происходит передача сигнала с одного вы/вода 14 устройства на другой вывод 15. Соответствующий уровень логической 1 с пр мого выхода триггера 6 поступает на вход элемента ИЛИ-НЕ 9, блокиру тем самым передачу сигнала с вывода 15 двунаправленного формировател на вьшод 14. При изменении сигнала с уровн О на уровень 1 на выводе 14 на затвоpie транзистора 23 магистрального элемента 12 формируетс О, указанный транзистор закрываетс . Соответственно на выходе элемента И-НЕ 2 формируетс уровень О и открываетс транзистор 22, тем самым на коротки промежуток времени (на врем установлени уровн логической 1 плюс врем сброса триггера 6) открываетс указанный транзистор. При этом, чем больше величина емкостной нагрузки, тем больше врем включени транзисто ра 22. Аналогично переключаютс (при поступлении сигнала с вывода 15) первый триггер 1, элемент ИЛИ-НЕ 9,элементы ИЛИ-НЕ 10 и И-НЕ 3. Таким образом, устройство позвол ет значительно быстрее реагировать на изменение сигнала на одном из выводов формировател и при этом блоки ровать возможный сигнал на другом вы воде, причем при различных по величине нагрузках на выводах устройства и при большом разбросе фронтов входных сигналов, и тем самым повысить надежность передачи сигналов. ч Формула изобретени 1. Двунаправленный формирователь содержащий первый триггер, первый и второй элементы И-НЕ, первый и второй элементы НЕ, входы которых соответственно соединены с первьви и вторым выводами двунаправленного формировател которые объединены с первыми входами соответственно первого и второго элементов И-НЕ, отличающийс тем, что, с целью повышени надежности и нагрузочной способности, в него введены второй триггер, п ть элементов ИЛИ-НЕ и два магистральных элемента, выход первого элемента ИЛИ-НЕ, входы которого подключены к выходам элементов НЕ, соединен с входами сброса триггеров, вход первого элемента НЕ соединен с первыми входами второго и п того элементов ИЛИ-НЕ, а вход второго элемента НЕ соединен с первыми входами третьего и четвертого элементов ИПИ-НЕ, выходы третьего и п того элементов ИЛИ-НЕ соединены соответственно с установочными входами первого и второго триггеров, инверсные выходы которых подключены к вторым входам соответственно четвертого и второго элементов ИЛИНЕ , пр мые выходы тех же триггеров соединены с попарно объединенными вторыми выводами соответственно п того элемента ИЛИ-НЕ, второго элемента И-НЕ и третьего элемента ИЛИНЕ , первого элемента И-НЕ, выходы первого и второго элементов И-НЕ подключены к первым входам соответственно второго и первого магистральных элементов,- вторые входы которых подключены к выходам соответственно второго и четвертого элементов ИЛИНЕ , выходы первого и второго магистральных элементов подключены соответственно к первым и вторым выводам двунаправленного формировател . The invention relates to a commercial computing technology and can be used in integrated digital and analog microcircuits, for example, on MIS structures. The purpose of the invention is to increase the reliability and load capacity of the device by introducing a second trigger into the device, additional AND-OR logic gates and trunk elements, as well as by ensuring greater stability of the function to the spread of capacitive loads on the outputs of the driver and the fronts of the input signals. Figure 1 shows the logical schema of the device; Fig. 2 is a schematic diagram of the trunk element. The device contains the first trigger 1, the first 2 and the second 3 elements AND-NOT, the first 4 and second 5 elements NOT, the second trigger 6, five elements | OR-NOT 7-11, the trunk elements : you are 12 and 13. The first pin 14 of the device is connected to the interconnected input of the first element NOT 4, the first input of the first element NAND 2, the second 8 and the fifth 11 elements OR NOT, and the second, pin 15 is connected with the input of the second element NOT 5 and the first inputs of the second element AND-NOT 3, the third of the 9 and the fourth 10 elements of the ILINE. The outputs of the HE elements 4 and 5 are connected to the inputs of the first element OR NOT 7, the output of which is connected to the reset inputs of the flip-flops 1 and 6, and the outputs of the third 9 and the fifth 11 elements OR NOT are connected respectively to the installation inputs of the first 1 and second 6 triggers, inverse outputs of which are connected to the second terminals of the fourth 1 and second, respectively, of the 8 elements OR NOT “We’re the outputs of the first 1 and second 6 triggers are connected to the second inputs of the second element AND –NE 3, respectively, of the right OR 11 , the first element AND-NOT 2 and the third element OR NOT 9. The outputs of the second element AND-NOT 3 and the fourth element OR NOT 10 are connected respectively to the first 16 and second 17 inputs of the first trunk element 12, and the outputs of the first element AND-NOT 2 and the second element OR-NE 8 are connected respectively to the first 18 and second 19 inputs of the second trunk element 13. The outputs 20 and 21 of the trunk elements 12 and 13 are connected respectively to the first 14 and second 15 terminals of the device. The first and second main elements are made in series of additional VDP transistors 22 and 23 connected in series, the drains of which are the output of the corresponding main element whose inputs are the gates of the same MOS transistors whose sources are connected respectively to the power bus 24 and the common bus 25 devices. The shaper works as follows. In the initial state, the terminals 14 and 15 of the device maintain a high level of logic 1, for example, through an external resistor from the power supply bus 24. At the same time, through the elements 4 and 5 and the element OR-NOT 7, a reset signal is sent to the reset inputs of the flip-flops 1 and 6, which flushes the flip-flops to the initial state, at the direct outputs the O levels and to the inverse ones - the 1 levels. the bidirectional driver (for definiteness on pin 14) of the level O at the output of the element OR NOT 11, level 1 is formed, and trigger 6 is set as follows: logical level 1 is formed at the forward output of the trigger, and logical level U is formed at the inverse one. of an element OR NOT 8 are formed by level and logical Oh, and the output - level logical l, respectively. A transistor (p-channel) 23 opens, and at output 21 and output 15 an amplified zero level signal is generated, i.e. A signal is transferred from one output device (water 14) to another output 15. A corresponding logic level 1 from the direct output of trigger 6 enters the input of the OR-NOT 9 element, thereby blocking the signal from output 15 of the bidirectional driver to output 14. When changing a signal from level o to level 1 at terminal 14 at the gate of transistor 23 of main element 12 is formed o; the specified transistor is closed. Accordingly, at the output of the NAND-2 element, a level O is formed and the transistor 22 opens, thereby for a short period of time (at the time the level is set to logical 1 plus the reset time of the flip-flop 6) the specified transistor is opened. In this case, the greater the value of the capacitive load, the longer the turn-on time of the transistor 22. Similarly, the first trigger 1, the element OR — NOT 9, the elements OR — NOT 10 and AND – NOT 3 switch when the signal from pin 15 arrives. Thus The device allows you to react much faster to a change in the signal at one of the driver's outputs and, at the same time, block a possible signal at the other output, and with different loads on the device outputs and with a large scatter of the fronts of the input signals, and thereby increase the reliability s signaling. Claim 1. Bidirectional driver containing the first trigger, the first and second elements AND-NOT, the first and second elements NOT, the inputs of which are respectively connected with the first and second conclusions of the bidirectional former which are combined with the first inputs of the first and second elements AND-NAND, respectively characterized in that, in order to increase reliability and load capacity, a second trigger, five OR-NOT elements and two main elements, the output of the first OR-NOT element, whose inputs are connected are introduced into it The inputs to the elements are NOT connected to the reset inputs of the triggers, the input of the first element is NOT connected to the first inputs of the second and fifth OR-NOT elements, and the input of the second element is NOT connected to the first inputs of the third and fourth elements of the IPI-NOT, outputs of the third and fourth In addition, OR-NOT elements are connected respectively to the installation inputs of the first and second triggers, the inverse outputs of which are connected to the second inputs of the fourth and second elements, ILINE, respectively, and the direct outputs of the same triggers are connected to pairwise connected terminals. The left pins, respectively, of the first element OR NONE, the second element NAND and the third element ILINE, the first element NAND, the outputs of the first and second elements NAND are connected to the first inputs of the second and first main elements, respectively, the second inputs of which are connected to the outputs of the second and fourth elements, respectively, of the ILINE, the outputs of the first and second main elements are connected respectively to the first and second terminals of the bi-directional driver.
2. Формирователь по п.1, о т л ичающийс тем, что первый и второй магистральные элементы выполнены в виде последовательно соединенных МДП-транзисторов дополнительного типа проводимости, стоки тран- зисторов объединены и вл ютс вьпсоом магистральных элементов, входаи которого вл ютс затворы тех е МДП-транзисторов, истоки которых одключены соответственно к шине пиани и общей шине.2. The former according to claim 1, wherein the first and second main elements are made in the form of series-connected MOSFETs of an additional type of conductivity, the drain of the transistors are combined and are the main elements whose inputs are the gates of the transistors. e MIS transistors, the sources of which are connected respectively to the piano bus and the common bus.