SU1385277A1

SU1385277A1 - Trunk line pulse driver

Info

Publication number: SU1385277A1
Application number: SU864075926A
Authority: SU
Inventors: Ирина Алексеевна Газарян
Original assignee: Институт Проблем Управления (Автоматики И Телемеханики)
Priority date: 1986-05-13
Filing date: 1986-05-13
Publication date: 1988-03-30

Abstract

Изобретение относитс к электронно-вычислительной технике и может быть использовано в качестве выходного буферного устройства в больших интегральных схемах при работе выхода йа общую шину, нагрузкой дл которой вл ютс , например, МДП-схе- мы. Изобретение повышает надежность устройства в режиме динамического .функционировани , а также при наличии неисправности выходной шины. Это обеспечиваетс путем перевода выходных транзисторов магистрального элемента в момент прихода входного импульса в закрытое состо ние на врем , равное времени задержки установлени этого состо ни , и введени блокировки переключени магистрального элемента при константной неисправности выходной шины с задержкой, равной времени срабатывани магистрального элемента. Устройство содержит магистральный элемент 1, элементы 2 и 3 .задержки, элементы 4 и 5 сравнени , элементы ИЛИ-НЕ 6 и 7, входную 8 и выходную 9 шины. Каждый из элементов 2 и 3 задержки выполнен в виде цепочки , последовательно соединенных инверторов 10. На чертеже также показаны дополнительный выход 11 элемента 2, клеммы 12 и 13 магистрального элемента 1, который выполнен на МДП- транзисторах 14 и 15 одного типа проводимости , выход 16 элемента 1, шина питани 17, обща шина 18. 2 з.п. ф-лы, 1 ил. i слThe invention relates to electronic computing technology and can be used as an output buffer device in large integrated circuits with an output function and a common bus whose load is, for example, MIS circuits. The invention improves the reliability of the device in the dynamic mode, as well as in the presence of a fault in the output bus. This is achieved by switching the output transistors of the trunk element at the moment of arrival of the input pulse to the closed state by a time equal to the delay time for establishing this state, and introducing a blocking switch for the trunk element with a constant fault on the output bus with a delay equal to the response time of the trunk element. The device contains a trunk element 1, elements 2 and 3. Delays, elements 4 and 5 of the comparison, elements OR-NOT 6 and 7, input 8 and output 9 tires. Each of the elements 2 and 3 of the delay is made in the form of a chain connected in series of inverters 10. The drawing also shows the additional output 11 of element 2, terminals 12 and 13 of the main element 1, which is made on MOS transistors 14 and 15 of the same conductivity type, output 16 element 1, the power bus 17, the common bus 18. 2. f-ly, 1 ill. i cl

Description

Устройство относится к электронно-вычислительной технике и может быть использовано в качестве выходного буферного устройства в больших интегральных схемах при работе вы- ⁵хода на общую шину, нагрузкой для которой являются, например, МДП-схемы. , Целью изобретения является повышение надежности устройства в режиме динамического функционирования, а также при наличии константной неисправности выходной шины путем перевода выходных транзисторов магистрального элемента в момент прихода входного? импульса в закрытое состояние на время, равное времени задержки установления этого состояния, и вве·^ дения блокировки переключения магистрального элемента при константной не- 2θ исправности выходной шины с задержкой, равной времени срабатывания магистрального элемента.The device relates to electronic computing technology and can be used as an output buffer device in large integrated circuits when operating output ⁵ on a common bus, the load for which are, for example, MIS circuits. , The aim of the invention is to increase the reliability of the device in dynamic operation mode, as well as in the presence of a constant malfunction of the output bus by translating the output transistors of the main element at the time of arrival of the input? pulse into the closed state for a time equal to the delay time for establishing this state, and · · · blocking switching of the trunk element with constant failure of the output bus with a delay equal to the response time of the trunk element.

На. чертеже приведена принципиальная схема формирователя импульсов 25 при использовании МДП-транзисторов η-типа в магистральном элементе и устройства сравнения, реализующего функцию неравнозначности (ИСКЛЮЧАЮЩЕЕ ИЛИ). ₃₀ On the. the drawing shows a schematic diagram of a pulse shaper 25 when using MIS transistors η-type in the main element and a comparison device that implements the function of ambiguity (EXCLUSIVE OR). _thirty

Устройство содержит магистральный элемент 1, первый 2 и второй 3 элементы задержки, первый 4 и второй 5 элементы сравнения, первый 6 и второй 7 элементы ИЛИ-НЕ, входную 8 и ^5 выходную 9 шины. Каждый из элементов» 2 и 3 задержки выполнен в виде цепочки последовательно соединенных инверторов 10, первый из которых явля& ется входом, а последний - выходом элемента задержки.The device contains a trunk element 1, the first 2 and second 3 delay elements, the first 4 and second 5 comparison elements, the first 6 and second 7 OR-NOT elements, input 8 and ^ 5 output 9 buses. Each of the delay elements 2 and 3 is made in the form of a chain of series-connected inverters 10, the first of which is the input & the last is the output of the delay element.

Первый вход первого элемента 4 сравнения подключен к выходной шине 9 устройства, которая соединена с выходом магистрального элемента 1.The first input of the first comparison element 4 is connected to the output bus 9 of the device, which is connected to the output of the trunk element 1.

Первый вход второго элемента 5 сравнения соединен с входной шиной 8 устройства и входом первого элемента 2 задержки, а второй вход, - с первым входом первого элемента - 50The first input of the second comparison element 5 is connected to the input bus 8 of the device and the input of the first delay element 2, and the second input, to the first input of the first element is 50

ИЛИ-НЕ 6, с входом второго 3 и выходом первого 2 элементов задержки, а выход элемента 5 сравнения - с входами первого 6 и второго 7 элементов ИЛИ-HE. Второй вход первого эле- 55 мента 4 сравнения подключен к выходу второго элемента 3 задержки, а его выход - к третьим входам элементовOR NOT 6, with the input of the second 3 and the output of the first 2 delay elements, and the output of the comparison element 5 with the inputs of the first 6 and second 7 elements OR-HE. The second input of the first element 4 comparison 4 is connected to the output of the second delay element 3, and its output to the third inputs of the elements

ИЛИ-НЕ 6 и 7. Третий вход второго элемента ИЛИ-НЕ 7 подключен к дополнительному выходу 11 первого элемента 2 задержки, который является входом последнего инвертора цепочки инверторов, составляющих элемент 2 задержки .OR NOT 6 and 7. The third input of the second element OR NOT 7 is connected to the auxiliary output 11 of the first delay element 2, which is the input of the last inverter of the chain of inverters making up the delay element 2.

Выходы первого 6 и. второго 7 элементов ИЛИ-НЕ подключены соответственно к входным клеммам 12 и 13 магистрального элемента 1.The outputs of the first 6 and. the second 7 elements OR NOT connected respectively to the input terminals 12 and 13 of the trunk element 1.

Магистральный элемент 1 выполнен в виде последовательно соединенных · МЦП-транзисторов 14 и 15 одного типа проводимости, общая точка которых является выходом 16 магистрального элемента. Затворы транзисторов подключены к входным клеммам 12 и 13 магистрального элемента 1, а свободные токовые электроды - соответственно к шине 17 питания и общей шине 18-.The main element 1 is made in the form of series-connected · MSC transistors 14 and 15 of the same conductivity type, the common point of which is the output 16 of the main element. The gates of the transistors are connected to the input terminals 12 and 13 of the trunk element 1, and the free current electrodes are connected respectively to the power bus 17 and the common bus 18-.

Устройство функционирует следующим образом.The device operates as follows.

В исходном состоянии логические уровни на входной 8 и выходной 9 .In the initial state, the logic levels at input 8 and output 9.

шинах, а также на выходах первого 2 и второго 3 элементов задержки одинаковые и соответствуют, например, логическому 0. Поскольку на входах элементов 4 и 5 сравнения действуют одинаковые уровни, их выходы имеют нулевые значения. На выходе первого элемента ИЛИ-НЕ 6 действует единичный уровень, и первый МДП-транзистор 14 магистрального элемента 1 открыт, а на выходе второго элемента ИЛИ-НЕ 7 · действует при этом нулевой уровень, поскольку на один из входов этого элемента подан единичный уровень с дополнительного выхода 11 элемента 2 задержки.the buses, as well as the outputs of the first 2 and second 3 delay elements are the same and correspond, for example, to logic 0. Since the inputs of the comparison elements 4 and 5 have the same levels, their outputs have zero values. A single level acts at the output of the first OR-NOT 6 element, and the first MOS transistor 14 of the main element 1 is open, and a zero level acts at the output of the second OR-NOT 7 element, since a single level is applied to one of the inputs of this element additional output 11 element 2 delay.

Когда на входную шину 8 устройства поступает единичный импульс, второе устройство 5 сравнения переключается и на его выходе появляется уровень логической 1, который действует в интервале, равном времени задержки элемента 2 задержки. На выходах первого 6 и второго 7 элементов ИЛИ-НЕ устанавливаются нулевые уровни сигналов, МДП-транзисторы 15 и 14 магистрального элемента 1 переходят в закрытое состояние. Магистральный элемент 1 переходит при этом в третье состояние, когда его выход 16 отключен от входной части устройства. Процесс перехода в третье состояние происходит без какого-ли3 бо потребления мощности в магистральном элементе 1„ К концу первого этапа переключения, соответствующего времени задержки элемента 2 задержки, на выходе второго элемента 5 сравнения вновь устанавливается сигнал логического 0, а на первом входе первого элемента ИЛИ-НЕ 6 и третьем входе второго элемента ИЛИНЕ 7 устанавливаются новые значения сигналов - соответственно логическая 1 и логический 0.When a single impulse arrives at the input bus 8 of the device, the second comparison device 5 switches and the logic level 1 appears on its output, which operates in the interval equal to the delay time of the delay element 2. The outputs of the first 6 and second 7 elements OR NOT set to zero signal levels, MOS transistors 15 and 14 of the main element 1 go into a closed state. In this case, the main element 1 goes into the third state when its output 16 is disconnected from the input part of the device. The transition to the third state occurs without any power consumption in the trunk element 1 “By the end of the first switching stage corresponding to the delay time of the delay element 2, the output of the second comparison element 5 is again set to a logic 0 signal, and at the first input of the first element OR -NOT 6 and the third input of the second element ORINE 7 sets new signal values - logical 1 and logical 0, respectively.

Задержка первого элемента 2 за- Ц держки устанавливается примерно равной времени перезаряда емкости затворов МДП-транзисторов 14 и 15.The delay of the first delay element 2 is set approximately equal to the time of the recharge of the gate capacitance of the MOS transistors 14 and 15.

Во время второго этапа переключения второй элемент ИЛИ-НЕ 7 переходит в единичное состояние, второй МДП-транзистор 15 магистрального элемента 1 открывается и выходная шина 9 устройства от шины источника 17 питания заряжается до уровня логической 1. Первый МДП-транзистор 14 магистрального элемента 1 при этом остается закрытым. Это исключает сквозное протекание тока между шинами 17 и 18 в переходном процессе.During the second switching stage, the second OR-NOT 7 element goes into a single state, the second MOS transistor 15 of the main element 1 opens and the output bus 9 of the device from the bus of the power source 17 is charged to the logic level 1. The first MIS transistor 14 of the main element 1 at this remains closed. This eliminates the through current flow between the buses 17 and 18 in the transient process.

Задержка второго элемента 3 задержки устанавливается несколько большей, чем время изменения состояния выходной шины 9 при наибольшей нагрузке. В этом случае на выходе первого элемента 4 сравнения действует сигнал логического 0 до полного завершения процесса переключения выходной шины 9. Если процесс переключения на выходной шине 9 завершится ранее, чем на выходе второго элемента 3 задержки установятся новые (единичные) значения уровня, то второй элемент ИЛИ-НЕ 7 временно может изменить свое состояние, переводя второй МДП-транзистор 15 в закрытое состояние. Однако это уже не может повлиять на работу устройства, так как процесс на выходной шине 9 завершен (емкость затворов МДП-схем, являющихся нагрузкой, заряжена до требуемого уровня)..The delay of the second delay element 3 is set slightly larger than the time of the state change of the output bus 9 at the highest load. In this case, the logic 0 signal is applied to the output of the first comparison element 4 until the switching process of the output bus 9 is complete. If the switching process on the output bus 9 ends earlier than the output of the second delay element 3 new (single) level values are established, then the second element OR NOT 7 can temporarily change its state by putting the second MOS transistor 15 into a closed state. However, this can no longer affect the operation of the device, since the process on the output bus 9 is completed (the gate capacitance of the MOS circuits, which are the load, is charged to the required level).

В случае, когда на выходной шине 9 устройства действует константная неисправность (в -данном случае закоротка на нулевую шину 18), то по истечении времени, равном задержке второго элемента 3 задержки, на выходе первого элемента 4 сравнения установится сигнал логической 1, который переключит второй элемент ИЛИ-НЕ 7' в нулевое состояние и тем самым переведет магистральный элемент 1 в третье состояние, когда оба его МДП-транзистор.а закрыты. При этом устраняется возможность протекания больших токов короткого замыкания через один из транзисторов магистрального элемента 1 в течение длительного промежутка времени, превышающего задержку элемента задержки .In the case when there is a constant malfunction on the output bus 9 of the device (in this case, a short to zero bus 18), then after a time equal to the delay of the second delay element 3, the output of the first comparison element 4 will establish a logical 1 signal that will switch the second the OR-NOT element 7 'to the zero state and thereby translates the trunk element 1 into the third state when both its MOS transistor. a are closed. This eliminates the possibility of large short-circuit currents flowing through one of the transistors of the main element 1 for a long period of time exceeding the delay of the delay element.

Claims

Claim

D. The main pulse shaper containing the main element and the first comparison element, the first input of which is connected to the output bus of the pulse shaper connected to the output of the main element, characterized in that, in order to increase reliability in dynamic operation mode, as well as in the presence of a constant malfunction output bus, it additionally introduced two delay elements, made in the form of a chain of an even number of series-connected inverters, two OR-NOT elements and a second the first comparison element, the first input of which is connected to the input bus of the pulse former and the input of the first delay element, the second input - with the first input of the first element OR NOT, with the input of the second and the output of the first delay elements, and the output - with the second input of the first and first input the second element OR NOT, the second input of the first comparison element is connected to the output of the second delay element, the output of the first comparison element is connected to the third input of the first and second input of the second element OR NOT, the third input of the second element OR NOT connected to the additional output of the first delay element, which is the output of the penultimate inverter of the inverter chain, the outputs of the first and second elements OR are NOT connected respectively to the first and second input terminals of the main element.

2. The shaper according to claim 1, characterized in that the main element is made in the form of series-connected MOS transistors of the same type of conductivity, the common point of which is the output of the main element, the gates are connected to the first and second input terminals of the main element, and free current conclusions

"MOS transistors are connected respectively to the power bus and the zero bus"

3. Shaper by π. 1, characterized in that the comparison element is made in the form of an element EXCLUSIVE OR.