Claims (2)
ел Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл построени различных устройств обработки дискретной информации. Цель изобретени - повышение быстродействи преобразовател . На фиг. 1 изображена структурна схема преобразовател ; на фиг. 2 и 3 - структурна схема узла преобразовани параллельного кода в последовательность импульсов; на фиг. 4 структурна схема блока подсчета еди ниц. Преобразователь двоичного кода в последовательность импульсов содержит (фиг. 1) генератор 1 тактовых импульсов, многоканальный узел 2 преобразовани параллельного кода в последовательный, элемент HIM 3, триггер 4, группу блоков 5-1 - 5 (п-1) подсчета единиц,, группу злеме тон И 6-1- - 6 - (п-1), элемент И 7, группу информационных входов 8, информационный выход 9, выход 10 конца работы. Генератор 1 тактовых импульсов соединен выходом с тактовым входом многоканального узла 2 преобразова|ни параллельного кода в последовательный , группа информационных входов которого вл етс группой информационных входов 8 преобразовател , выход конца работы многоканал ного узла преобразовани параллельного кода в последовательньш соединен с единичным входом триггера 4, информационный выход первого канала - с первым входом злемента МШ 3 информационный выход i-ro канала () - с суммирующим входом бл ка 5-(i-1) подсчета единиц, пр мой выход триггера 4 соединен с первым входами всех элементов И 6,, вторые входы которых соединены с выходом г нератора 1 тактовых импульсов, второй выход блока 5-J подсчета единиц соединен с третьим входом элемента И 6.J (1 j . п-1), выход которого соединен с вычитающим в:;одом блока 5-J подсчета единиц и (j+1)-M входо элемента ИЛИ 3, первый выход каждо го блока подсчета единиц 5-К соединен с ()-ми входами каждого элемента , 6-т (, K+1 m$n-1) .и j-M входом элемента И 7, вхо которого соединен с выходом триггера 4, выход элемента ИЛИ 3 соединен с информационным выходом 9 преобразовател , а выход элемента И 7 - с выходом 10 конца работы преобразовате .л . Многоканальный узел 2 преобразовани параллельного кода в последовательный содержит (фиг. 2) регистры 11-1 - 11-п сдвига, элементы И 12-1 12-п и элемент И 13, тактовый вход 14, вход 15 разрешени записи, вькод 16 конца работы, группу информационных выходов 17, причем тактовые входы регистров 11 сдвига соединены с тактовым входом 14 узла, а входы разрешени записи - с входом 15 разрешени записи узла, а информационные входы - с информационными входами 8 узла, вькоды (инверсные) разр дов регистра 11-i сдвига (,...,п) -соединены с входами элемента И 12-i, выходы элементов И 12 соединены с входами элемента И 13, выход которого соединен с выходом 16 конца работы узла, выход пер€;носа регистра 11-1 сдвига вл етс информационным выходом 17-1 1-го канала многоканального узла преобразовани параллельного кода в последовательный. Многоканальный узел 2 преобразовани параллельного кода в последовательный содержит (фиг. 3) распределитель 18 импульсов, группу эЛемен- тов И 19-1 - 19-п, группу элементов ИЛИ 20-1 - 20-П5 причем тактовьй вход регистра сдвига соединен с тактовым входом 14 узла, выход его последнего разр да -с выходом 16 конца работы узла, а выходы разр дов - с первыми входами элементов И 19-1 19-п групп, вторые входы которых соединены с информационшзми входами 8 узла, а вькоды - с входами элементов ИЛИ 20-1 20-п ,выход элемента ИЛИ 20-1 вл етс информационным выходом 1 7-1 1-го канала многоканального узла преобразовани па,раллельного кода в последовательный. Блок 5 подсчета единиц содержит реверсивный счетчик 21, элемент ИЖ 22, элемент НЕ 23 (фиг. 4). Функционирование устройства происходит следующим образом. В исходном состо нии блоки 5 подсчета единиц сброшены, на в.ыходе триггера 4 имеетс нулевой логический сигнал. Преобразуемый код подан на информационные входы 8 преобразовател , а при вьтолнении многоканального узла преобразовани параллельного кода в последовательный в соответ ствии с фиг. 2 он записан в регистры сдвига. При поступлении тактовых импульсов с выхода генератора 1 на тактовый вход многоканального узла 2 преобразовани параллельного кода в последовательньш, последний преобра зует параллельный код на i-й группе информационных входов 8 преобразова тел (,,..,п) в последовательный код на информационном выходе i-ro канала узла 2, Импульсы с информационного выхода первого канала узла 2 поступают через элемент ИЛИ непосредственно на информационный выход 9 преобразовател , а с информа ционного выхода i-ro канала узла 2 на суммирующий вход блока 5-(i-2) (,,.,.,п) подсчета единиц, который осуществл ет подсчет поступающих на его суммируюп(ий вход импульсов. По окончании преобразовани входного кода многоканальный узел 2 преобразовани параллельного кода в последовательньй самоблокируетс и далее импульсов на информационных выходах каналов не формирует, прл этом на его выходе конца работы по вл етс сигнал, переключающий триггер 4, на выходе которого при этом по вл етс единичный логический сигнал. Далее происходит процесс последовательного обнулени блоков 5 подсчета единиц . Пусть 5-J - наименьший номер блока подсчета единиц, в который за врем работы многоканального узла преобразовани параллельного кода в последовательный поступили импульсы При этом на его первом выходе, соединенном с входом элемента И,7, имеетс нулевой логический сигнал, а на втором выходе, соединенном с входом элемента И 6-j, - единичный, на {входах элемента И 6-j , соединенных с первыми выходами блоков 5-15 (J-1) подсчета единиц, также имеютс единичные логические сигналы. При этом тактовые импульсы с выхода генератора 1 поступают через элемент И 6-j на вычитающий вход блока 5-j подсчета единиц и через элемент ИЛИ 3 - на информационный выход -9 преобразовател . Работа продолжаетс таким образом до обнулени блока 5-j подсчета единиц. В течение всего вре мени работы блока 5-j -подсчета единиц он нулевым логическим сигналом на своем пер;.ом выходе блокирует прохождение тактовых импульсов на выходы элементов И 6-(j+1) - 6-(п-1). После обнулени блока 5-j подсчета единиц на его первом выходе по вл етс единичньй логический сигнал, разрешаюшгй прохождение тактовых импульсов на выходы элементовИ 6 (j + l) - 6-(п-1), а на втором выходенулевой логический сигнал, запрещающий их прохождение на выход элемента И 6-j. Аналогично обнул етс все остальные блоки 5 подсчета единиц. При обнулении последнего блока 5 на всех входах элемента И 7 оказываютс единичные логические сигналы, вызьшающие единичный логический сигнал на его выходе, поступающий на выход 10 конца работы преобразовател . Преобразование кода закончено. За это врем на выходе 10 устройства сформировано число импульсов, равное числу единиц входного кода. Формула изобретени 1. Преобразователь двоичного кода в последовательность импульсов, содержащий многоканальный узел преобразовани параллельного кода в последовательный , элемент ИЛИ и генератор тактовых импульсов, причем группа информационных входов многоканального узла преобразовани параллельного кода в последовательный вл етс группой информационных входов преобразовател , информационный выход первого канала многоканального узла преобразовани параллельного кода в последовательный соединен с первым входом элемента ИЛИ, выход которого вл етс информационным выходом преобразовател , отличающийс тем, что, с целью повышени быстродействи преобразовател , в него введены группа из (п-1) элементов И (пчисло каналов многоканального узла преобразовани параллельного кода в последовательный), триггер, элемент И и группа из (п-1) блоков подсчета единиц, причем выход конца работы многоканального узла преобразовани параллельного кода в последователь ый соединен с единичным входом триггера , пр мой выход которого и первые выходы всех блоков подсчета единиц группы соединены с соответствующими входами элемента И, выход которого вл етс выходом конца работы преоб5 4 разовател , информагщонный выход каждого i-ro канала многоканального узла преобразовани параллельного кода в последовательньй (2 ) соединен с суммирующим (i-1)го блока подсчета единиц группы, пр мой выход триггера соединен с первыми входами всех элементов И группы, вторые входы которых соединены с выходом генератора тактовых импульсов и тактовым входом многоканального узла преобразовани параллельного кода в последовательньй, второй выхо каждого j-ro блока подсчета единиц группы соединен с третьим входом jго элемента И группы (1 ), выход которого соединен с вычитающим входом j-ro блока подсчета единиц группы и (j+1)-M входом элемента ИЛИ 5 6 первый выход каждого K-io Г)лока подсчета единиц группы соединен с (К+3)ми входами каждого га-го злемента И группы (1 :й К п-2; К+1 m п-1) . The invention is related to automation and computing and can be used to build various devices for processing discrete information. The purpose of the invention is to increase the speed of the converter. FIG. 1 shows a block diagram of a converter; in fig. 2 and 3 is a block diagram of a parallel code-to-pulse sequence conversion node; in fig. 4 is a block diagram of a unit counting unit. A binary code to pulse sequence converter contains (Fig. 1) a clock pulse generator 1, a multichannel node 2 converting a parallel code into a serial one, HIM element 3, trigger 4, block group 5-1-5 (n-1) unit counting, group Zleme Ton I 6-1- - 6 - (p-1), Element I 7, group of information inputs 8, information output 9, output 10 of the end of work. A clock pulse generator 1 is connected by an output to a clock input of a multichannel node 2 converting a parallel code into a serial one, the group of information inputs of which is a group of information inputs 8 of a converter, the output of the end of operation of a multichannel node converting a parallel code into a serial one is connected to a single trigger input 4, information output of the first channel — with the first input of the MSh 3 input; information output of the i-ro channel () —with a summing input of the 5- (i-1) unit of unit count, direct output rigger 4 is connected to the first inputs of all elements AND 6, the second inputs of which are connected to the output of the clock oscillator 1 clock pulses, the second output of the 5-J unit counting unit is connected to the third input of the AND 6.J element (1 j. n-1), the output of which is connected to the subtractor in:; one unit of the 5-J unit count and (j + 1) -M input of the element OR 3, the first output of each unit of the counting of units 5-K is connected to () the inputs of each element, 6- t (, K + 1 m $ n-1). and jM by the input of the element And 7, the input of which is connected to the output of the trigger 4, the output of the element OR 3 is connected to the information output 9 of the transform tel, and the output of the element And 7 - with the output of the 10 end of the operation of the converter. The multichannel parallel-to-serial code conversion node 2 contains (FIG. 2) registers 11-1 - 11-p offsets, And 12-1 12-p elements and And 13 element, clock input 14, recording resolution input 15, work code 16 end , a group of information outputs 17, the clock inputs of the shift registers 11 are connected to the clock input 14 of the node, and the write resolution inputs - to the input 15 of the node recording resolution, and the information inputs - to the information inputs 8 of the node, inverse codes of the 11- bits i shift (, ..., p) -connected with the inputs of the element And 12-i, outputs the element And 12 is connected to the inputs of the element 13, the output of which is connected to the output 16 of the end of the node, the output of the shift register; the nose of the shift register 11-1 is the information output 17-1 of the 1st channel of the multi-channel parallel-to-serial code conversion node. The multichannel parallel-to-serial code conversion node 2 contains (FIG. 3) a pulse distributor 18, an AND 19-1 eLementa group, 19-n, a group of elements OR 20-1 to 20-P5 and a clock input of the shift register connected to a clock input 14 nodes, the output of its last bit — with the output 16 of the node's operation, and the bits' outputs — with the first inputs of the AND 19-1 19-n groups, the second inputs of which are connected to the information inputs of the 8 node, and the codes with the inputs of OR 20-1 20-p, the output of the element OR 20-1 is the information output 1 7-1 of the 1st channel ala of a multichannel node for converting pa; a parallel code into a serial one. Unit 5 counting units contains a reversible counter 21, the element IL 22, the element NOT 23 (Fig. 4). The operation of the device is as follows. In the initial state, the units of 5 units of counting are reset, at the output of trigger 4 there is a zero logic signal. The converted code is applied to the information inputs 8 of the converter, and when implementing the multi-channel parallel-to-serial code conversion node in accordance with FIG. 2 it is written to the shift registers. Upon receipt of clock pulses from the generator 1 output to the clock input of the multichannel node 2 converting a parallel code into a sequence, the latter converts a parallel code on the i-th group of information inputs 8 transforming bodies (,, .., п) into a serial code on information output i -ro channel of node 2; Pulses from the information output of the first channel of node 2 go through the OR element directly to information output 9 of the converter, and from the information output of the i-ro channel of node 2 to the summing input of block 5- (i-2) (,, .,.,P) counting units, which counts incoming pulses on its sum (s) input. Upon completion of the conversion of the input code, the multichannel node 2 converting the parallel code into a serial block itself and then does not generate any pulses on the information outputs of the channels. the signal that triggers the trigger 4, at the output of which a single logic signal appears. Then the process of consecutive zeroing of the blocks of 5 units is performed. Let 5-J be the smallest unit counting unit where during the operation time of the multichannel parallel code-to-serial conversion node, the pulses arrived. At its first output, connected to the input of And 7, there is a zero logic signal, and at the second output, connected to the input of the element AND 6-j, is single, at the inputs of the element AND 6-j connected to the first outputs of blocks 5-15 (J-1) of unit counting, there are also single logic signals. In this case, the clock pulses from the output of the generator 1 are fed through the element AND 6-j to the subtractive input of the unit 5-j counting units and through the element OR 3 - to the information output -9 of the converter. Work continues in this manner until the unit zero counting unit 5-j is zeroed. During the entire operation of the 5-j unit, the unit counts it with a zero logical signal at its first output blocking the passage of clock pulses to the outputs of the AND 6- (j + 1) - 6- (p-1) elements. After the unit 5-j counting unit is zeroed, a single logic signal appears at its first output, allowing clock pulses to flow to the outputs of elements 6 (j + l) -6- (p-1), and at the second output, a zero logical signal prohibiting them the passage of the output element And 6-j. Similarly, all other blocks of 5 units are zeroed. When the last block 5 is reset to zero on all inputs of the element 7, there are single logic signals that produce a single logical signal at its output, which arrives at output 10 of the end of the converter. Code conversion complete. During this time, the output of the device 10 generated the number of pulses equal to the number of units of the input code. Claim 1. Binary code to pulse sequence converter containing a multichannel parallel code to serial conversion node, an OR element and a clock pulse generator, the group of information inputs of a multichannel parallel code converting node being a group of information inputs of the converter, information output of the first channel of a multichannel the parallel code to serial conversion node is connected to the first input of the AND element The LI, the output of which is the information output of the converter, is characterized in that, in order to increase the speed of the converter, a group of (n-1) AND elements (the number of channels of the multichannel parallel-to-code conversion node) is entered into it, a trigger, an AND element, and a group of (p-1) units of counting units, the output of the end of operation of the multichannel parallel code-to-code conversion node is connected to a single trigger input, the direct output of which and the first outputs of all units of units count g The routers are connected to the corresponding inputs of the AND element, the output of which is the output of the end of the operation of the transducer 4, the information output of each i-ro channel of the multichannel parallel code conversion node into the serial (2) is connected to the summing (i-1) unit of the group unit, the direct output of the trigger is connected to the first inputs of all elements AND groups, the second inputs of which are connected to the output of the clock generator and the clock input of the multichannel parallel code conversion node to the serial, The second output of each j-ro unit counting unit of the group is connected to the third input of the jth AND element of group (1), the output of which is connected to the subtractive input of the j-ro unit counting unit of the group and (j + 1) -M input of the element OR 5 6 first output of each K-io D), the counting unit count group is connected to (K + 3) inputs of each nth element I of the group (1: nd K p-2; K + 1 m n-1).
2. Преобразователь по п. 1, о т личающийс тем, что блок подсчета единиц группы содержит реверсивный счетчик, элемент ИЛИ и элемент НЕ, причем суммирующий и вычитающий входы реверсивного счетчика вл ютс соответственно суммирующим и вычитающим входами блока, выходы разр дов реверсивного счетчика соединены с входами элемента ИЛИ, выход которого соединен с входом элемента НЕ, выход которого вл етс первым выходом блока, выход элемента ИЛИ вл етс вторым выходом блока.2. The converter according to claim 1, characterized in that the unit counting unit of the group contains a reversible counter, the OR element and the NOT element, the summing and subtracting inputs of the reversible counter being respectively the summing and subtracting inputs of the block, the outputs of the reversing counter bits are connected with the inputs of the OR element, the output of which is connected to the input of the element NOT, the output of which is the first output of the block, the output of the element OR is the second output of the block.
вat
//
77-/77- /
77 ,./ 77, /
Фиг 2Fig 2
77-7 гО-2 77-7 gO-2
WlWl
в-П: fi-2P-fi-2
8-2 8-2
/777-Z/ 777-Z
7ff-27ff-2
/У-/7/ V- / 7
&-rr& -rr
/4/four
rere
с/г. 3s / g 3
cp(j. Icp (j. i