Изобретение относитс к импульсной технике и может быть использовано в измерительных и вычислительных устройствах. Целью изобретени вл етс повышение достоверности функционировани .Поставленна цель достигаетс за счет сн ти жестких ограничений на стабильность параметров элемента задержки и генератора тактовых импульсов .. На чертеже представлена функциональна схема устройства. Устройство содержит счетчики 1.1 1.3, первый элемент И 2, триггер 3, второй элемент И 4, элементы ИЛИ 5.1-5.3 каскадов, элемент ИЛИ-НЕ 6, элемент ИЛИ 7, шину 8 управлени , шину 9 подключени генератора такtoвыx импульсов, входную шину 10, элемент I1 задержки, выходную шину 12, элементы И 13.1-13.3 каскадов, третий элемент И 14. 1 . Выходы элементов ИЛИ 5.1-5.3 кас кадов соединены соответственно со счетными входами счетчиков 1.1-1.3, соответствующие выходы разр дов которых соединены с входами соответст вующих элементов И 13.1-13.3 каскадов , пр мые выходы старших разр дов счетчиков 1.1-1.3 соединены с входа ми первого элемента И 2 и с входами элемента ИЛИ-НЕ 6, выход которог соединен с первым входом элемента ИЛИ 7, выход.и второй вход которого соединен соответственно с выходной шиной I2 и с выходом первого элемен та И 2, шина 8 управлени соединена с входом установки в О триггера 3 вход установки в I и инверсный вы ход которого соединены соответственно с выходом элемента И 13.1 и с первым входом второго элемента И 4, второй вход которого соединен с шиной 9 подключени генератора та товых импульсов, выход второго элемента И 4 соединен с входом элемента 11 задержки и с первыми входами элементов ИЛИ 5.1-5.3 каскадов, вто рые входы которых соединены соответ ственно с входной шиной 11 и с выхо дами элементов И 13.1, 13.2, первый второй входы и выход третьего элеме та И I 4 соединены соответственно с выходом элемента 1 задержки, с вхо дом установки в I триггера 3 и с третьим входом элемента ИЛИ 5. . В счетчиках 1.1-1.3 организацию св зей между разр дами можно выполн ть по синхронному или асинхронному принципу, Элементы И 13.1-13.3 вл ютс дешифраторами последних состо ний соответственно счетчиков 1.1-1.3. При введении стробировани дешифраторов счетными импульсами (не показано), поступающими на счетные входы счетчиков, на выходе дешифраторов по вл ютс сигналы переноса. В предлагаемом устройстве необходимо использовать счетчики, срабатьшающие по заднему фронту положительных счетных импульсов. Устройство работает следующим образом . В исходном состо нии все каскаДы устройства обнул ютс (цепь обнулени не показана). Тогда на выходе элемента ИЛИ-НЕ 6 будет логическа I, котора через элемент ИЛИ 7 поступает на выходную шину 12, сигнализиру об исправной работе устройства . При подаче на шину 8 управл кмцего импульса срабатывает триггер 3 и нА его инверсном входе будет логическа I, котора открывает элемент И 4. Тогда импульсы счета от генератора (не показаны), поступающие на шину 9 устройства через элемент И 4, первые входы элементов ИЛИ 5.1-5.3, поступают на входы младших разр дов, например, двоичных счетчиков 1.1-1.3. При исправной работе устройства . в старших разр дах счетчиков 1.1-1.3 одновременно по в тс логические 1, которые поступают на входы элемента И 2. Тогда логическа 1 с выхода элемента И 2 через элемент ИЛИ 7 поступает на выходную шину 12, подтвержда сигнал исправности. При поступлении на вход устройства импульсов, где К - число разр дов двоичных счетчиков 1.1-1.3, во всех разр дах, счетчиков 1.1-1.3 будут единицы, тогда на выходе элемента И 13.1 будет единица, котора перебрасывает триггер 3 в противоположное состо ние. В результате закрываетс элемент И 4 и прохождение импульсов прекращаетс . Но одновременно с перебросом триггера открываетс элемент И 14, который от элемента 11 задержки пропускает на вход счетчика 2.1 2 импульс. При исThe invention relates to a pulse technique and can be used in measuring and computing devices. The aim of the invention is to increase the reliability of operation. The goal is achieved by removing the rigid constraints on the stability of the parameters of the delay element and the clock pulse generator. The drawing shows the functional diagram of the device. The device contains counters 1.1 1.3, the first element AND 2, the trigger 3, the second element AND 4, the elements OR 5.1-5.3 cascades, the element OR-NOT 6, the element OR 7, the control bus 8, the bus 9 connecting the generator of such pulses, the input bus 10 , delay element I1, output bus 12, AND elements 13.1–13.3 of cascades, third element AND 14. 1. The outputs of the elements OR 5.1-5.3 cascade are connected respectively to the counting inputs of counters 1.1-1.3, the corresponding outputs of bits of which are connected to the inputs of the corresponding elements of AND 13.1-13.3 cascades, the direct outputs of the higher bits of counters 1.1-1.3 are connected to the inputs of the first element AND 2 and with the inputs of the element OR NOT 6, the output of which is connected to the first input of the element OR 7, output. And the second input of which is connected respectively to the output bus I2 and to the output of the first element AND 2, the control bus 8 is connected to the installation input in About trigger 3 input installation in I and inverse output of which is connected respectively with the output of the element And 13.1 and with the first input of the second element And 4, the second input of which is connected to the bus 9 for connecting the generator of pulses, the output of the second element And 4 is connected to the input of the delay element 11 and the first inputs of the elements OR 5.1-5.3 cascades, the second inputs of which are connected respectively to the input bus 11 and the outputs of the elements And 13.1, 13.2, the first second inputs and the output of the third element I I 4 are connected respectively to the output of the delay element 1, sec log in in the first trigger 3 and with the third input of the element OR 5.. In counters 1.1-1.3, the organization of communications between bits can be performed according to the synchronous or asynchronous principle. Elements 13.1-13.3 are the decoders of the latest states, respectively, of counters 1.1-1.3. With the introduction of the gating of the decoders by counting pulses (not shown) arriving at the counting inputs of the counters, transfer signals appear at the output of the decoders. In the proposed device, it is necessary to use counters that are triggered on the falling edge of the positive counting pulses. The device works as follows. In the initial state, all cascades of the device are zeroed (the zero line is not shown). Then, at the output of the element OR NOT 6, there will be a logical I, which through the element OR 7 enters the output bus 12, indicating that the device is functioning properly. When a pulse is applied to bus 8 control, trigger 3 is triggered and its inverse input will be logical I, which opens element AND 4. Then the counting pulses from the generator (not shown) arriving at device bus 9 through AND 4, the first inputs of the elements OR 5.1-5.3, enter the inputs of the lower-order bits, for example, binary counters 1.1-1.3. With proper operation of the device. in the higher bits of counters 1.1-1.3, simultaneously, logical 1 in the vehicle is received at the inputs of the AND 2 element. Then logical 1 from the output of the AND 2 element through the OR 7 element enters the output bus 12, confirming the health signal. When pulses arrive at the device input, where K is the number of bits of binary counters 1.1–1.3, in all bits, counters 1.1–1.3 will be one, then at the output of element I 13.1 there will be one that flips trigger 3 to the opposite state. As a result, the element 4 is closed and the passage of the pulses is stopped. But simultaneously with the flip-flop of the trigger, the element 14 opens, which transmits a pulse from the delay element 11 to the input of the counter 2.1. When