вол ющих исключить кратковременные паразитные импульсы, возникаюпще на выходах триггера в режиме записи информации , и использовать триггер, например, дл запуска счетных схем. Дл достижени этой цели в D-триггер введены элементы И-НЕ 8 и 9. На чертеже показаны тактова шина 1, информационна шина 2, элементы И-ИЛИНЕ 3 и 6, элемент И-НЕ 4, элементы НЕ 5 и 7, Выходные сигналы D-триггера в режиме приема информации могут быть использованы дл запуска счетных схем. Предусмотрена возможность реализации счетного триггера на основе D-триггера. 3 ил.to exclude short-term spurious pulses that occur at the trigger outputs in the information recording mode, and use a trigger, for example, to start counting circuits. To achieve this goal, the AND-HE elements 8 and 9 are introduced into the D-trigger. The drawing shows the tact bus 1, the information bus 2, the AND-ORINE 3 and 6 elements, the AND-HE element 4, the HE elements 5 and 7, the output signals D-flip-flops in receive mode can be used to trigger counting circuits. The possibility of implementing a counting trigger based on a D-trigger is provided. 3 il.
Изобретение относитс к импульсно и вычислительной технике и может быть использовано при построении различных устройств дискретной обработки информации на схемах с непосредственными св з ми. Цель изобретени - расширение области применени D-триггера путем выделени новых конструктивных признаков , позвол ющих исключить кратковременные паразитные импульсы, возникающие на выходах триггера в режиме записи информации, и испольэо-вать предлагаемый триггер, например, дл запуска счетных схем. На фиг, 1 приведена структурна схема предлагаемого В-триггера; на фиг. 2 потенциальные диаграммы работы D-триггера; на фиг. 3 - структурна схема счетного триггера. На фиг. 1 обозначены тактова шина 1 , информационна шина 2, .первый элемент И-ИЛИ-НЕ 3, первый элемент И-НЕ 4, первый элемент НЕ 5, второй элемент И-ИЛИ-НЕ 6, второй элемент НЕ 7, а также элементы И-НЕ 8 и 9. На фиг. 2 обозначены,потенциальные диаграммы 10-18 сигналов соответственно на шинах 2 и 1 и выходах элементов 4,5,3,7,6,8 и 9, ; На фиг, 1 первый вход элемента И-НЕ 4 соединен с шиной 1}.выходы элементов И-ИЛИ-НЕ 3 и 6 соединены соответственно с входами элементов НЕ 5 к 7, выходы которых соединены соответственно с первыми входами первых структур И элементов И-ИЛИНЕ 3 и 6, вторые входы первых структур И которых соединены соответствен ро с выходом элемента И-НЁ 4 и пиной первый и второй входы второй структуры И элемента И-ИЛИ-НЕ 6 соединены соответственно с выходом элемента И-ИЛИ-НЕ 3 и выходом элемента И-НЕ 4, второй вход и выход которого соединены соответственно с выходом элемента И-ШШ-НЕ 6 и первым входом элемента И-НЕ 9, выход и второй вход которого соединены соответственно с первым входом второй структуры И элемента И-ШШ-НЕ 3 и выходом эле мента И-НЕ 8, первый и второй входы которого соединены соответственно с шиной 1 и выходом элемента НЕ 7, шина 2 соединена с вторым входом второй структуры И элемента И-ИЛИНЕ 3, D-триггер работает следующим образом . Пусть перед началом работы на тактовой шине 1 присутствует низкий нулевой потенциал, а на информационной шине 2, потенциальном D-BXOде , - высокий единичный потенциал. Предположим, что в указанный науальный момент на выходе первого элемента И-ИЛИ-НЕ 3 присутствует нулевой потенциал. Низкий сигнал на шице1 вызывает формирование высокого сигнала на выходе элемента И-НЕ 4, Низкий сигнал на выходе элемента И-ИЛИНЕ 3 формирует высокий сигнал на выходе элемента НЕ 5. Высокие сигналы с выходов элемента НЕ 5 и элемента И-НЕ 4 попадают на оба входа первой структуры И элемента И-ИЛИ-НЕ 3 и подтверждают наличие на его выходе низкого потенциала. Низкий сигнал на шине 1 и низкий сигнал на выходе элемента И-ИЛИ-НЕ 3 поступают на со-, ответствующие входы структур И элемента И-ШШ-НЕ 6 и вызывают по вление высокого сигнала на его выходе. Этот сигнал, в свою очередь, формиг рует низкий сигнал на выходе элемен та НЕ 7. Низкий сигнал на шиле 1 формирует высокий сигнал на выходе элемента И-НЕ 8, Высокие сигналы на выходах элементов И-НЕ 4 привод т к формированию низкого сигнала на выходе элемента И-НЕ 9. Таким образом определены все выходные потенциалы элементов D-триггера в начальный мо мент. Рассмотрим момент t. формировани высокого потенциала на шине 1. Этот сигнал вызывает по вление низкого сигнала на выходе элемента И-НЕ 4, Низкий потенциал на выходе элемента И-НЕ 4 подтверждает высокий сигнал на выходе элемента И-ИЛИ-НЕ 6 и вызывает формирование высоких сигналов на выходах элемента И-НЕ 9 и элемента И-ИЛИ-НЕ 3. Высокий сигнал на выходе элемента И-ИЛИ-НЕ 3, в сво очередь, формирует низкий сигнал на выходе элемента НЕ 5, После формировани высокого сигнала на выходе элемента И-НЕ 9 на обоих входах одной из структур И элемента И-ИЛИ-НЕ оказываютс единичные сигналы, что приводит к формированию низкого сигнала на выходе элемента И-ШТИ-НЕ 3, который, в свою очередь, формирует высокий сигнал на выходе элемента НЕ 5. Других изменений сигналов в момент tj не происходит. В момент t формировани высокого сигнала на шине I на выходе элемента И-НЕ 4 по вл етс высокий сигнал Высокий сигнал с выхода элемента ИНЕ 4, подтверждает низкий сигнал на выходе элемента И-ИЛИ-НЕ 3. После формировани высокого сигнала на выходе элемента И-НЕ 4 на обоих входах элемента И-НЕ 9 оказываютс высокие сигналы, что приводит к формирова- . нию низкого сигнала на выходе этого элемента. Однако данный сигнал не из мен ет сигнала на выходе элемента И-ИЛИ-НЕ 3, так как ранее на обоих входах одной из его структур И образованы высокие сигналы (с выхода элемента НЕ 5 и элемента И-НЕ 4), Таким образом, других изменений сигналов в момент t не происходит и потенциалы на выходах элементов Dтриггера в момент t полностью совпа дают с потенциалами в начальный момент , т.е. при дальнейшей подаче сиг налов на шину 1 тактовых импульсов повтор етс работа D-триггера в моменты t Предположим, что в момент t, измен етс сигнал на D-входе (с единичного на нулевой). Изменение этого потенциала не вызывает изменений выходных потенциалов элементов D-триггера, так как потенциальна шина 2 D-входа подключена к элементу И-ИЛИ-НЕ 3, выходной потенциал которой определ ет- . с наличием двух единичных сигналов с выходов элемента да 5 и элемента И-НЕ 4. В., момент t формировани высокого сигнала на шине 1 тактовых импульсов по вл етс нулевой уровень напр жени на выходе элемента И-НЕ 4, Нулевой сигнал на выходе элемента И-НЕ 4 формирует единичные сигналы на выходах элемента И-НЕ 9 и элемента И-ИЛИНЕ 3. Кроме того, нулевой выходной сигнал элемента И-НЕ 4 подтверждает высокий сигнал на выходе элемента И-ИЛИ-НЕ 6. В результате формирование единичного сигнала на выходе первого элемента И-ИЛИ-НЕ 3 не мен ет состо ни элемента И-ИЛИ-НЕ 6 и только вызывает по вление низкого потенциала на выходе элемента НЕ 5. Других изменений в 1ходных сигналов элементов D-триггера ие происходит вплоть до момента tj окончани импульса на шине 1. В момент tj. устанавливаетс высокий сигнал на выходе элемента И-НЕ 4. Этот сигнал приводит к формированию низкого сигнала на выходе элемента И-НЕ 9. После формировани единичного сигнала на выходе элемента И-НЕ 4 на обоих входах одной из структур И элемента И-ИЛИ-НЕ 6 оказываютс высокие потенциалы, вследствие чего на выходе элемента И-ИЛИ-НЕ 6 формируетс нулевой сигнал, который устанавливает высокий сигнал на выходе элемента НЕ 7, Других изменений потенциалов в момент tj не происходит. В момент tg формировани высокого потенциала на шине .1 на выходе элеента И-НЕ 8 формируетс низкий сигнал , который вызывает по вление высоого сигнала на выходе элемента Е 9, Других изменений сигналов в моент t не происходит. В момент ty окончани импульса на ине 1 выходной сигнал элемента ИЕ 8 становитс высоким, после чего ыходной сигнал элемента И-НЕ 9 становитс низким, других измененийсиг налов в момент tj не происходит. Таким образом, в момент t цигналы на выходах логических элементов D-триггера повтор ют сигналы в момент t-. При дальнейшей подаче импульсов на шину 1 повтор етс работа В-тригцера в моменты t и t. Пусть в момент tg формируетс высокий сигнал на шине 2. Этот сигнал попадает на один из видов той структуры И элемента И-ШШ-НЕ 3, второй вход которой подключен к низкому выходному сигналу элемента И-НЕ 9. Таким образом, в момент tg изменений выходных сигналов элементов D-триггера не происходит. В момент t, формировани высокого сигнала на шине 1 по вл етс низкий сигнал на выходе элемента И-НЕ 8, которыйj в свою очередь, вызывает формирование высокого сигнала на выходе И-НЕ 9. После этого на выходе элемента И-ИЛИ-НЕ 3 по вл етс . сигнал, формирующий высокий 25 ты сигнал на выходе элемента НЕ 5. Других изменений сигналов в момент t не происходит. В момент t,(5 формировани низкого сигнала на шине 1 на выходах элемента И-НЕ 8 и элемента И-ИЛИ-НЕ 6 по в л ютс высокие сигналы. Высокий сигнал на выходе элемента И-НЕ 8 вызывает по вление низкого сигнала на вы ходе элемента И-НЕ 9. Высокий сигнал на выходе элемента И-ИЛИ-НЕ 6 формирует низкий сигнал на выходе элемента НЕ 7. Других изменений сигналов в момент не происходит. Таким образом , в момент t,o все сигналы на вы ходах D-триггера повтор ют сигналы в начальный момент. Предлагаемый D-триггер обеспечива ет запоминание входного сигнала, приложенного к его потенциальному D-входу на шине 2. На выходе элементов 5 и 3 по переднему фронту тактового импульса формируютс пр мой и инверсный коды сигнала, приложенного к D-входу. На выходах элементов 6 и 7 формирование пр мого, и инверсного кодов сигнала, приложенного к D-BXO . ду 2, происходит по заднему фронту тактового импульса. Частным , случаем информации, подключенной к D-входу, вл етс сигнал с выхода элемента НЕ 7. В этом случае D-триггер превращаетс в счетный триггер. Как правило, при подобном подк.лючении в известных D-триггерах каждый из элементов D-триггера необходим и в .счетном режиме. Многие эле менты предлагаемого D-триггера в счетном режиме не нужны и могут быть исключены. Действительно, счетный режим работы D-триггера отличаетс от описанного тем, что каждый тактовый импульс вызывает изменение выходных сигналов D-триггера. Как в режиме запоминающего элемента в D-триггере может быть перезапись той же информации , котора бьша записана предыдущим тактовым импульсом. Так, тактовый импульс , начинающийс в момент t, и заканчивающийс в момент t- (фи. 2), производит перезапись единичной информации , а тактовый импульс, начинающийс в момент tjи заканчивающийс в момент ty, производит перезапись нулевой информации. Из временных диаграмм на фиг. 2 и описанной рабоD-триггера следует, что временные диаграммы на выходе элемента И-НЕ 9 полностью совпадают с диаграммами сигналов на щине 1. при использовании D-триггера в режиме запоминающего элемента невозможно просто исключить из схемы И-НЕ 8 и 9 и подключить шину 1 непосредственно к соответствующему входу элемента И-ИЛИ-НЕ 3, так как это вызывает ложиьй переброс в ноль D-триггера в момент tj. Т. е. при исключении из состава D-триггера элементов И-НЕ 8 и 9 и замыкании шины 1 на соответствующий вход элемента И-ИЛИ-НЕ 3 происход т сбои работы D-триггера в момент перезаписи единичной информации. При счетном запуске D-триггера (при замыкании обратной св зи с выхода НЕ 7 на потенциальную шину 2) режикы перезаписи единичной и нулевой информации исключены, поэтому дл D-триггеров, используемых только в режиме счётного триггера, допустимо исключение элементов И-НЕ 8 и 9 при подключении щины 1 на соответствующий вход элемента И-ИЛИ-НЕ 3. После данного подключени оказываетс , что на одну из структур И в элементах И-ИЛИ-НЕ 3 и 6 заведены одинаковые сигнал с шины I и выходной сигнал элемента 7, т.е. вместо двух элементов И-ИЛИ-НЕ 3 и 6 Можно The invention relates to pulsed and computing technology and can be used in the construction of various devices for discrete processing of information on circuits with direct connections. The purpose of the invention is to expand the scope of D-flip-flop by highlighting new design features, which allow to exclude short-term parasitic pulses appearing at the trigger outputs in the information recording mode, and use the proposed trigger, for example, to start counting circuits. Fig, 1 shows the structural scheme of the proposed B-flip-flop; in fig. 2 potential diagrams of the D-trigger; in fig. 3 is a schematic diagram of a counting trigger. FIG. 1 denotes a clock bus 1, information bus 2, the first AND-OR-NOT 3 element, the first AND-NO 4 element, the first element is NOT 5, the second element is AND-OR-NOT 6, the second element is NOT 7, and the AND elements - NOT 8 and 9. In FIG. 2 are indicated, potential diagrams of 10-18 signals, respectively, on buses 2 and 1 and the outputs of elements 4,5,3,7,6,8 and 9,; In FIG. 1, the first input of the element AND-NO 4 is connected to the bus 1}. The outputs of the elements AND-OR-HE 3 and 6 are connected respectively to the inputs of the elements NOT 5 to 7, the outputs of which are connected respectively to the first inputs of the first structures AND elements AND- OR 3 and 6, the second inputs of the first structures AND of which are connected respectively with the output of the element AND-НЁ 4 and pin the first and second inputs of the second structure AND of the element AND-OR-NOT 6 are connected respectively with the output of the element AND-OR-NOT 3 and the output element AND NOT 4, the second input and output of which are connected respectively with the output element enta AND-ШШ-НЕ 6 and the first input of the element И И НЕ 9, the output and the second input of which are connected respectively to the first input of the second structure AND of the element I-ШШ-НЕ 3 and the output of the element И И НЕ НЕ 8, the first and second inputs of which are connected respectively with bus 1 and the output of the element NOT 7, bus 2 is connected to the second input of the second structure AND of the element OR-ILINE 3, the D-flip-flop works as follows. Let before starting work on the clock bus 1 there is a low zero potential, and on the information bus 2, the potential D-BXO, there is a high unit potential. Suppose that at the specified natural time at the output of the first element AND-OR-NO 3 there is a zero potential. A low signal on shizate1 causes a high signal at the output of the element AND-NOT 4. A low signal at the output of the element AND-ORINE 3 generates a high signal at the output of the element NOT 5. High signals from the outputs of the element HE 5 and element AND-NOT 4 fall on both the input of the first structure AND the element AND-OR-NOT 3 and confirm the presence at its output low potential. A low signal on bus 1 and a low signal at the output of an AND-OR-HE element 3 arrive at the corresponding inputs of the structures AND of the I-N-6 element and cause the appearance of a high signal at its output. This signal, in turn, generates a low signal at the output of the NOT 7 element. A low signal at awl 1 generates a high signal at the output of the NAND 8 element. High signals at the outputs of the NAND 4 elements lead to the formation of a low signal at the output of the NAND element 9. Thus, all the output potentials of the D-flip-flop elements are determined at the initial instant. Consider the moment t. forming a high potential on the bus 1. This signal causes the appearance of a low signal at the output of the element AND-NO 4. A low potential at the output of the element AND-NO 4 confirms the high signal at the output of the element AND-OR-NOT 6 and causes the formation of high signals at the outputs. element AND-NOT 9 and element AND-OR-NOT 3. The high signal at the output of the element AND-OR-NOT 3, in turn, generates a low signal at the output of the element NOT 5, after forming a high signal at the output of the element AND-NOT 9 at both inputs of one of the structures AND of the AND-OR-NOT element s signals, which leads to the formation of a low signal on the output of the AND-element STI-NO 3 which, in turn, generates a high signal on the output member 5. The other signals do not change at time tj occurs. At the time t of forming a high signal on bus I, a high signal appears at the output of the AND-4 element. A high signal from the output of the IEE 4 element confirms a low signal at the output of the AND-OR-HE element 3. After forming a high signal at the output of the AND element - NO 4 on both inputs of the element AND-NOT 9 there are high signals, which leads to formation. low signal at the output of this element. However, this signal does not change the signal at the output of the AND-OR-NOT 3 element, since earlier, on both inputs of one of its structures AND, high signals were formed (from the output of the HE element 5 and the AND-NOT 4 element), Thus, the other no changes occur at the moment t and the potentials at the outputs of the Dtrigger elements at time t completely coincide with the potentials at the initial moment, i.e. with further signaling to the 1-bus clock, the D-flip-flop repeats at times t. Suppose that at time t, the signal at the D-input changes (from one to zero). A change in this potential does not cause a change in the output potentials of the D-flip-flop elements, since the potential bus 2 D-inputs are connected to the AND-OR-HE element 3, the output potential of which is determined by e-. with the presence of two single signals from the outputs of the element yes 5 and the element AND-NOT 4. V., the time t of forming a high signal on the bus 1 clock pulses appears zero voltage at the output of the element AND-NOT 4, the zero signal at the output of the element AND-NOT 4 generates single signals at the outputs of the element AND-NOT 9 and the element AND-ILINE 3. In addition, the zero output signal of the element AND-NOT 4 confirms the high signal at the output of the element AND-OR-NOT 6. As a result, the formation of a single signal at the output of the first element, AND-OR-HE 3 does not change the state of the element It is the AND-OR-NO element 6 and only causes the appearance of a low potential at the output of NOT element 5. Other changes in 1hodnyh signals D-flip-flop elements ue occurs until the moment tj completion pulse on the bus 1. At the time tj. a high signal is set at the output of the NAND 4 element. This signal leads to the formation of a low signal at the output of the NAND element 9. After forming a single signal at the output of the NAND 4 element at both inputs of one of the structures AND of the AND-OR-NO element 6 there are high potentials, as a result of which, at the output of the AND-OR-HE element 6, a zero signal is generated, which sets a high signal at the output of the element NOT 7, No other potential changes occur at the instant tj. At the moment tg of formation of a high potential on the bus .1, a low signal is generated at the output of the element AND-HE 8, which causes the appearance of a high signal at the output of the element E 9. There are no other changes in the moment t. At the time ty, the end of the pulse at ine1 is the output signal of the IE 8 element becoming high, after which the output signal of the AND-NE element 9 becomes low, no other changes in the heights occur at the instant tj. Thus, at time t, the signals at the outputs of the logic elements of the D-flip-flop repeat the signals at time t-. With further impulses to bus 1, the B-flip-flop is repeated at times t and t. Let a high signal on bus 2 be generated at the time of tg. This signal falls on one of the types of the structure of the AND-SHSh-HE 3 element, the second input of which is connected to the low output signal of the AND-HE element 9. Thus, at the time tg of changes output signals of the D-flip-flop does not occur. At time t, a high signal on bus 1 a low signal appears at the output of the element AND-HE 8, which, in turn, causes the formation of a high signal at the output of AND-NOT 9. Thereafter, at the output of the element AND-OR-HE 3 appears. the signal that forms the high 25 signal at the output of the element is NOT 5. There are no other changes in signals at the time t. At the moment t, (5 forming a low signal on bus 1 at the outputs of the element AND-HE 8 and element AND-OR-NOT 6 high signals occur. A high signal at the output of the element AND-HE 8 causes a low signal to appear on you during the AND-NINE element 6. A high signal at the output of the AND-OR-NOT element 6 generates a low signal at the output of the element NOT 7. At the moment t, o all signals at outputs D- the trigger repeats the signals at the initial moment. The proposed D-trigger ensures that the input signal is memorized, to the potential D input on bus 2. At the output of elements 5 and 3, the forward and inverse codes of the signal applied to the D input are formed on the leading edge of the clock. At the outputs of elements 6 and 7, the formation of a direct and inverse signal codes Applied to D-BXO., DU 2, occurs at the falling edge of a clock pulse. A particular case of information connected to the D input is the signal from the output of the NOT 7 element. In this case, the D flip-flop turns into a counting flip-flop. As a rule, with a similar sub-switch in the known D-flip-flops, each of the D-flip-flop elements is also required in the countable mode. Many elements of the proposed D-trigger in counting mode are not needed and can be excluded. Indeed, the counting mode of the D-flip-flop differs from that described in that each clock pulse causes a change in the output signals of the D-flip-flop. As in the storage element mode, the D-flip-flop may be overwriting the same information that was recorded by the previous clock pulse. Thus, a clock pulse, starting at time t, and ending at time t- (phi 2), rewrites single information, and a clock pulse, starting at time tj and ending at time ty, rewrites the zero information. From the timing charts in FIG. 2 and the described D-flip-flop, it follows that the timing diagrams at the output of the AND-HI element 9 completely coincide with the signal diagrams on the bus 1. When using the D-flip-flop in the memory element mode, it is impossible to simply exclude from the AND-HI circuit 8 and 9 and connect the bus 1 directly to the corresponding input of the AND-OR-HE element 3, since this causes a Flipping of the D-flip-flop to zero at time tj. That is, if the AND-HE 8 and 9 elements are excluded from the D-flip-flop and the bus 1 is closed at the corresponding input of the AND-OR-HE element 3, the D-flip-flop fails at the time the unit information is rewritten. When counting the D-flip-flop (when the feedback is closed from the output NOT 7 to the potential bus 2), the rewriting of single and zero information is excluded, therefore for D-triggers used only in the counting trigger mode, the exception of AND-HE elements 8 and 9 when connecting 1 to the corresponding input of the AND-OR-NOT element 3. After this connection, it appears that one of the AND structures in the AND-OR-NOT 3 and 6 elements has the same signal from the bus I and the output signal of the element 7, t . instead of two elements AND-OR-NOT 3 and 6
пользовать один сдвоенный элемент И-ИЛИ-НЕ который имеет два вьтхода, аналогичные выходам элементов И-ШШ-НЕ 3 и 6, общую дл обоих элементов 3 и 6 и одну из структур . И (фиг.З) .use one dual AND-OR-HE element which has two inputs similar to the outputs of the AND-ШШ-НЕ 3 and 6 elements, common for both elements 3 and 6, and one of the structures. And (fig.Z).
На фиг. 3 обозначены тактова шина 19, элементы И-ИЛИ-НЕ 20 и 21 с общей структурой И, элементы НЕ 22 и 23 и элемент И-НЕ 24,FIG. 3 denotes a tact bus 19, elements AND-OR-NOT 20 and 21 with a common structure AND, elements NOT 22 and 23 and element AND NOT 24,
Шина 19 соединена с первым входом элемента 24 И-НЕ и первым входом общей структуры И элементов И-ШШ-НЕ 20 и 21, второй вход общей структуры И которых соединен с выходом элемента НЕ 23, вход которого соединен с выходом элемента И-ИЛИ-НЕ 21 и вторым входом элемента И-НЕ 24, выход которого соединен с первыми входами структур И элементов И-ИЛИ-НЕ 20 и 21I вторые входы структур И которых соединены соответственно с выходом элемента НЕ.22 и выходом элемента И-ШШ-НЕ 20, выход которого соединен с входом элемента НЕ 22,Bus 19 is connected to the first input of the element 24 AND-NOT and the first input of the general structure AND of the elements AND-SHSh-HE 20 and 21, the second input of the general structure AND of which is connected to the output of the element NOT 23, whose input is connected to the output of the element AND-OR- NOT 21 and the second input element AND-NOT 24, the output of which is connected to the first inputs of the structures AND elements AND-OR-NOT 20 and 21I, the second inputs of the structures And which are connected respectively to the output of the element HE.22 and the output of the element AND-ШШ-НЕ 20 whose output is connected to the input element HE 22,