SU1251174A1 - Device for controlling internal dynamic memory - Google Patents
Device for controlling internal dynamic memory Download PDFInfo
- Publication number
- SU1251174A1 SU1251174A1 SU853846655A SU3846655A SU1251174A1 SU 1251174 A1 SU1251174 A1 SU 1251174A1 SU 853846655 A SU853846655 A SU 853846655A SU 3846655 A SU3846655 A SU 3846655A SU 1251174 A1 SU1251174 A1 SU 1251174A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- block
- output
- regeneration
- priority
- Prior art date
Links
Landscapes
- Dram (AREA)
Abstract
Изобретение относитс ,к вычислительной технике и может быть использовано в запоминающих устройствах , содержащих накопитель, выполненный на элементах пам ти с ограниченным временем хранени информации. . Цель изобретени состоит в уменьше- . НИИ энергопотреблени устройства. Устройство дл управлени оперативной динамической пам тью содержит блок 1 приоритета, блок 2 синхросигналов , блок 3 формировани запроса на регенерацию, управл кицие входы 4 (запроса), 5 (сброса) и 6, выход 7, вход 8 питани , элемент 9 задержки, одновибраторы 10 и 11, вход 12 питани и выходы 13 и 14. В режиме хранени (регенерации) информации напр жение питани подаетс только на уз- лы, формирующие сигналы, необходимые дл регенерации хранимой информации. 5 ил. (Л |С ел si 1The invention relates to computer technology and can be used in memory devices containing a drive made on memory elements with a limited information storage time. . The purpose of the invention is to reduce -. SRI of power consumption of the device. The device for controlling dynamic dynamic memory contains a priority block 1, a sync signal block 2, a regeneration request block 3, control inputs 4 (query), 5 (reset) and 6, output 7, power input 8, delay element 9, one-shot 10 and 11, the power input 12 and the outputs 13 and 14. In the storage (regeneration) mode of the information, the supply voltage is supplied only to the nodes that generate the signals necessary to regenerate the stored information. 5 il. (L | S ate si 1
Description
1one
1251112511
Изобретение относитс к вычислительной технике и может быть использовано в запоминающих устройствах, содержащих накопитель, выполненный на элементах пам ти с ограниченным временем хранени информации (например , динамическа пам ть на элементах со структурой металл - диэлектрик - полупроводник), в качестве устройства местного управлени указан- ным накопителем.The invention relates to computing and can be used in memory devices containing a drive made on memory elements with a limited information storage time (for example, a dynamic memory on elements with a metal-dielectric-semiconductor structure), specified as a local control device. nym drive.
Цель изобретени - уменьшение энергопотреблени устройства,The purpose of the invention is to reduce the power consumption of the device,
На фиг. 1 представлена блок-схема устройства дл управлени оператив- ной динамической пам тью; на фиг.2 - блок формировани запроса на регенерацию и блок приоритета; на фиг. 3 - блок синхросигналов; на фиг, 4 - временна диаграмма работы устройства в режиме регенерации; на фиг. 5 - временна диаграмма работы устройства в режиме обработки запросов (дл рперации запись слова).FIG. 1 is a block diagram of a device for managing dynamic dynamic memory; Fig. 2 shows a regeneration request generation unit and a priority unit; in fig. 3 - clock unit; FIG. 4 is a time diagram of the operation of the device in the regeneration mode; in fig. 5 - time diagram of the device operation in the query processing mode (for the operation of writing a word).
На фиг. 4 и 5 номера эпюр напр же НИИ соответствуют номерам цепей или выходам элементов с номерами, указанными на фиг. 1-3,FIG. 4 and 5, the numbers of diagrams, for example, the SRI correspond to the numbers of the chains or the outputs of the elements with the numbers indicated in FIG. 1-3,
Устройство дл управлени оператиной динамической пам тью содержит блок 1 приоритета, блок 2 синхросигнлов , блок 3 формировани запроса на регенерацию, управл ющий вход 4 (запроса ) , управл ющий вход 5 (сброса), управл ющий, вход 6, выход 7, вход 8 питани , элемент 9 задержки, одновиб раторы 10 и 11, вход 12 питани и выходы 13 и 14.The device for operational dynamic memory contains priority block 1, sync signal block 2, regeneration request generation block 3, control input 4 (request), control input 5 (reset), control, input 6, output 7, input 8 power supply, delay element 9, one and the same 10 and 11, power input 12 and outputs 13 and 14.
Блок 1 приоритета состоит из приемников 15 и 16 сигналов запроса и сброса, элемента 2И-НЕ- 17, триггера 18 Шмитта, элемента 2ИЛИ-НЕ 19, триггера 20 приоритета, элемента 2И- НЕ 21 и элемента 2И-НЕ 22.The priority block 1 consists of receivers 15 and 16 of the request and reset signals, element 2I-NOT-17, Schmitt trigger 18, element 2OR-NOT 19, priority trigger 20, element 2INE 21 and element 2I-NOT 22.
Блок 3 формировани запроса на ре генер;ацию содержит генератор регенерации , выполненный на триггере 23 Шмитта и КС-цепочке (R2,C2), и триггеры 24 и 25.The unit 3 for generating a request for a regenerator; the generator contains a regeneration generator, executed on Schmitt trigger 23 and KS chain (R2, C2), and triggers 24 and 25.
Блок 2 синхросигналов;имеет в своем составе приемник 26 сигнала запро са, триггер 27, управл емый задающий генератор, выполненный на элементах P HE 28-31, триггере 32, резисторах и конденсаторе, приемники сигналов управлени , вьтолненные на элемен- тах ИЛИ-НЕ 33 и 34, дешифратор кода операций, выполненный на элементе И 35, элементах НЕ 36 и 37, элемеSynchronous signal block 2; it includes a request signal receiver 26, trigger 27, a controlled master oscillator made on elements P HE 28-31, trigger 32, resistors and a capacitor, control signal receivers, executed on elements OR-NOT 33 and 34, the decoder operation code, performed on the element And 35, elements 36 and 37, elements
5 five
0 0
5 five
5five
00
7А2 7A2
те И-НЕ 38 и элементах НЕ 39 и 40, элементы И-ИЛИ-НЕ 41 и 42, элемент И- НЕ 43, элемент И-ИЛИ-НЕ 44, элемент НЕ 45, элементы И-НЕ 46-49 и сдвиговые регистры 50 и 51.those AND-NOT 38 and elements NOT 39 and 40, elements AND-OR-NOT 41 and 42, element AND-NOT 43, element AND-OR-NOT 44, element NOT 45, elements AND-NO 46-49 and shift registers 50 and 51.
Устройство дл управлени оперативной динамической пам тью работает в режиме хранени (регенерации) информации и режиме обработки запроса (операции чтени слова (ЧТС), чтени слова с паузой, записи слова (ЗПС), записи байта при соответствующих кодах операций 00, 01, 10, 11 на входах 6 (управлени ).The device for managing dynamic dynamic memory operates in the storage mode (regeneration) of information and request processing mode (word reading operation (TTS), word reading with pause, word writing (PPS), writing byte with the corresponding operation codes 00, 01, 10, 11 at inputs 6 (controls).
Устройство дл управлени оперативной динамической пам тью в режиме регенерации информации работает следующим образом.The device for controlling the operational dynamic memory in the information regeneration mode works as follows.
После подачи питани на вход 8 (основного питани ) и вход 12 (дополнительного питани ) сигнал сброса с вхрда 5 (сброса) устанавливает блок 1 приоритета в исходное состо ние .After supplying power to input 8 (main power supply) and input 12 (additional power supply), a reset signal from input 5 (reset) sets priority unit 1 to its initial state.
Блок 3 формировани запроса на регенерацию формирует сигнал запроса на регенерацию, который в блоке 1 приоритета устанавливает приоритет регенерации. Сигнал приоритета регенерации с блока 1 приоритета поступает на выход 13 устройства, на элемент 9 задержки и далее на одновибратор 10 (строб регенерируемой строки), вырабатывающий сигнал приема и занесени адреса строки в ИМС динамического типа при регенерации. Сигнал с одновиб- ратора 10 поступает на одновибратор 11, в котором вырабатываютс пара- фазные сигналы паузы регенерации, блокирующие блок 1 приоритета.The regeneration request generation unit 3 generates a regeneration request signal, which in priority unit 1 sets the regeneration priority. The regeneration priority signal from priority block 1 arrives at the output 13 of the device, to delay element 9 and then to the one-shot 10 (strobe of the regenerated line), generating a reception signal and entering the line address into the dynamic-type IC during regeneration. The signal from the one-shot 10 arrives at the one-shot 11, in which para-phase regeneration pause signals are generated, blocking the priority block 1.
В режиме обработки запроса сигнал запроса с входа 4 (запроса) поступает на блок 1 приоритета и на блок 2 синхросигналов .. По окончании процесса регенерации сигнал запроса в блоке 1 приоритета устанавливает приоритет канала. Парафазные сигналы приоритета канала поступают на блок 2 синхросигналов , в котором формируетс необходима последовательность управл ющих сигналов, поступающих на выход 7 устройства. Сигналы .с выходов блока 2 синхросигналов поступают на блок 1 приоритета и на одновибратор 11. Одновибратор 11 формирует сигналы паузы канала, блокирующие блок 1 приоритета.In the request processing mode, the request signal from input 4 (request) is sent to priority block 1 and to sync signal block 2. At the end of the regeneration process, the request signal in priority block 1 sets the channel priority. Paraphase channel priority signals are fed to the sync signal unit 2, in which the necessary sequence of control signals is generated, which is output at the device output 7. The signals .c of the outputs of the sync 2 block are fed to the priority block 1 and to the one-shot 11. The single-oscillator 11 generates channel pause signals blocking the priority block 1.
Отличие выполн емых операций определ етс разной длительностью сигналов . Операции записи характеризуютс The difference in the operations performed is determined by the different duration of the signals. Write operations are characterized by
33
наличием, а операции чтени - отсутствием сигнала записи в ИМС пам ти.the presence, and the read operation, the absence of a write signal in the memory IC.
В режиме хранени (регенерации) информации напр жение питани подаетс только на узлы, формирующие сигна- лы, необходимые дл регенерации хранимой информации в ИМС динамического типа. Это позвол ет значительно уменьшить потребл емую мощность и улучшить температурный режим устройства при большом-времени хранени .In the storage (regeneration) mode of information, the supply voltage is supplied only to the nodes that form the signals necessary for the regeneration of the stored information in the dynamic-type IC. This makes it possible to significantly reduce power consumption and improve the temperature mode of the device during long storage times.
Устройство дл управлени оперативной динамической пам тью на уровне функциональной схемы в режиме реге- рации работает следующим образом. A device for controlling on-line dynamic memory at the level of a functional circuit in the mode of registration works as follows.
При включении питани на входе 5 (сброса) формируетс сигнал сброса, который устанавливает триггер 20 приоритета в исходное единичное состо ние . Начинает работать генератор реге нерации (злемент 23, R2, С2). Импульсы с выхода генератора регенерации поступают на тактовый вход триггера 25 и на вход сброса триггера 24 (триггер запроса на регенерацию). По переднему фронту положительного сигнала на выходе генератора регенерации блок 3 формировани запроса на регенерацию вырабатывает сигнал запроса на регенерацию, поступающий на блок 1 приоритета, в котором при присвоении приоритета регенерации вырабатываетс отрицательньй сигнал приоритета регенерации . Сигнал приоритета регенерации поступает на элемент 9 задержки и выход 13 устройства и может быть использован дл переключени коммута- тора адреса на передачу адреса регенерируемой строки.When the power is turned on at input 5 (reset), a reset signal is generated, which sets the priority trigger 20 to its initial single state. The regeneration generator starts working (element 23, R2, C2). The pulses from the output of the regeneration generator arrive at the clock input of the trigger 25 and to the reset input of the trigger 24 (the trigger of the request for regeneration). On the leading edge of the positive signal at the output of the regeneration generator, the regeneration request generation unit 3 generates a regeneration request signal received at priority unit 1, in which a negative regeneration priority signal is generated when assigning a regeneration priority. The regeneration priority signal is fed to delay element 9 and the output 13 of the device and can be used to switch the address switch to transmitting the address of the regenerated line.
Через интервал времени, определ емый элементом 9 задержки (необходимый дл установлени адреса на входах ИМС динамической пам ти), одновибрато- ром 10 вырабатываетс сигнал приема и занесени адреса строки в ИМС динамической пам ти при регенерации. At the time interval defined by the delay element 9 (necessary for setting the address on the inputs of the dynamic memory IC), the one-vibrator 10 generates a signal for receiving and storing the row address in the dynamic memory IC during regeneration.
После сн ти сигнала приема и занесени адреса строки при регенерации одновибратор 11 вырабатывает па- рафазные сигналы паузы регенерации. Положительный сигнал паузы регенера- ции по С-входу устанавливает триггер 24 в нулевое состо ние, и тем самым производитс сброс блока 3 форми- рован11 запроса на регенерацию. Пара- фазные сигналы паузы регенерации бло- кируют запуск блока 1 приоритета от сигнала запроса по входу А (запроса) на врем действи сигналов паузы реAfter removing the reception signal and entering the row address during regeneration, the single vibrator 11 generates paraphase regeneration pause signals. A positive regeneration pause signal at the C-input sets the trigger 24 to the zero state, and thereby the unit 3 is reset, a regeneration request is generated11. Paraphase signals of the regeneration pause block the start of block 1 of priority from the request signal at input A (request) for the duration of the pause signals of the regeneration
s 10s 10
Т5T5
20 25 ,„ 20 25, „
0 50 5
0 5 0 5
5five
17441744
генерации. При сбросе блока 3 формировани запроса на регенерацию блок 1 приоритета снимает сигнал приоритета регенерации.generation. When the regeneration request generation unit 3 is reset, the priority unit 1 removes the regeneration priority signal.
Устройство дл управлени оперативной динамической пам тью в режиме обработки запроса при выполнении операции ЗПС работает следующим образом. При поступлении на входы 6 (управлени ) кода операции ЗПС, а на вход А (запроса) синхросигнала запроса и отсутствии сигнала сброса на входе 5 (сброса), блокирующих сигналов паузы регенерации (низкого уровн ) на.входе элемента 2И-НЕ 17, паузы регенерации (высокого уровн ) на входе элемента 2ИЛИ-НЕ 19, а также сигнала с выхода триггера 27 на входе элемента 2И-НЕ 17, триггер 20 приоритета по входу синхронизации устанавливаетс в нулевое состо ние.A device for managing dynamic dynamic memory in the request processing mode when performing the CPS operation works as follows. When the LPS operation code arrives at inputs 6 (control) and the request signal is input (request) and there is no reset signal at input 5 (reset), the regeneration pause (low level) signals are blocked at the input of element 2I-NOT 17, pauses regeneration (high level) at the input of element 2IL-NOT 19, as well as the signal from the output of trigger 27 at the input of element 2I-NOT 17, the priority trigger 20 at the synchronization input is set to the zero state.
Отрицательным сигналом паузы регенерации осуществл етс блокирование блока 1 приоритета от срабатывани при последующем синхросигнале запроса.The negative signal of the regeneration pause blocks the priority block 1 from blocking during the subsequent request clock.
Сигналом с выхода триггера 27 (триггер работы по тактам) осуществл етс блокировка блока 1 приорите- - та от повторного срабатывани при синхросигналах запроса большой длительности по окончании сигнала паузы регенерации, а также от повторного срабатывани при синхросигналах запроса большой длительности в момент окончани сигнала паузы канала. The trigger 27 output signal (clock trigger operation) blocks block 1 of the priority from re-triggering for long duration request sync signals upon termination of the regeneration pause signal, as well as from re-triggering for a long duration synchronization signal at the moment of the channel pause signal .
Положительный и отрицательный сигналы приоритета канала с выхода триггера 20 приоритета поступают . соответственно на элемент И-НЕ 46, на формирователь сигнала приема и занесени адреса строки в микросхему пам ти - элемент И-НЕ 47 и на вход элемента И-НЕ 28 управл емого задающего генератора, разреша его работу, а также на вход триггера 18 Шмитта, блокиру выработку сигнала приоритета регенерации. По переднему фронту сигнала приоритета канала на элементе И-НЕ 47 вырабатываетс сигнал занесени адреса столбца в микросхему пам ти, а на элементе И-НЕ 46 формируетс сигнал, устанавливающий положительным фронтом триггер 27 работы по тактам в единичное состо ние,, подтвержда разрешение работы управл емого задающего генератора по второму входу элемента И-НЕ 28. Управл емый задающий генератор формирует серию импульсов , котора через элемент И-НЕ 31,Positive and negative channel priority signals from the output of priority trigger 20 are received. respectively, the NAND 46 element, the shaper of the reception signal and the entry of the row address in the memory chip - the NAND 47 element and the input of the NAND 28 element of the controlled master oscillator, allowing its operation, as well as the Schmitt trigger 18 input , blocking the generation of the regeneration priority signal. On the leading edge of the channel priority signal on the NAND 47 element, a signal is added to enter the column address into the memory chip, and on the NAND 46 element, a signal is generated that sets the trigger 27 of the clock state to 1, confirming the permission of the control master oscillator on the second input element AND-NOT 28. Managed master oscillator generates a series of pulses, which through the element AND-NOT 31,
5151
поступает на С-вход триггера 32 (зк - триггер), вл ющегос делителем частты на два.arrives at the C-input of the trigger 32 (SQ - trigger), which is often divided by two.
Парафазные сигналы с выхода Эк, - триггера 32 управл емого задающего генератора поступают на тактовые входы сдвиговых регистров 50 и 51, в ко торык происходит формирование необходимой серии сигналов дл управлени блоком 2 синхросигналов. По переднем фронту сигнала, поступающего с выхода 5- сдвигового регистра 51 на элемент И-НЕ 49, происходит формировани сигнала приема и занесени адреса столбца в ИМС пам ти.The phase signals from the output Eq, - the trigger 32 of the controlled master oscillator, arrive at the clock inputs of the shift registers 50 and 51, into which the necessary series of signals are formed to control the sync unit 2. On the leading edge of the signal coming from the output of the 5-shift register 51 to the NE-49 element, a reception signal is generated and the address of the column is written in the memory IC.
По переднему фронту сигналов, поступающих с выходов 2 или 4 (в зависмости от выполн емой операции) регисра 50 на элементе И-ШШ-НЕ 41 формируетс синхросигнал ответа. По отрицательному фронту синхросигнала ответа снимаютс сигналы занесени адреса строки и столбца в микросхему пам ти и на элементе И-НЕ 46 формируетс отрицательный фронт сигнала, по которому одновибратором 11 вырабатываютс парафазные сигналы паузы канала . По переднему фронту сигнала, поступающего с выхода 1 сдвигового регистра 50, на элементе И-ИЛИ -НЕ 42 формируетс сигнал записи в ИМС пам ти , а по сигналу, поступающему с выхда сдвигового регистра 50, формируетс сигнал записи при операции записи байта. На элементе И-ИЛИ-НЕ 41 формируетс строб выдачи данных, который может быть использован дл управлени приемопередатчиками данных. Стро выдачи данных поступает на элементы НЕ 45 и И-НЕ 48, где формируетс синхросигнал ответа. На элементе И- ИЛИ-НЕ 44 формируетс строб занесени в регистр, который может быть использован дл занесени считанной информации в регистр данных.On the leading edge of the signals coming from the outputs 2 or 4 (depending on the operation being performed) of the register 50, the response sync signal is generated on the I-W-W-41 element. On the negative edge of the response sync signal, the signals for entering the row and column addresses into the memory chip are taken, and a negative signal front is formed on the NANDEM 46 element, on which the single-phase channel 11 pause signals are generated. On the leading edge of the signal coming from the output 1 of the shift register 50, the recording signal in the memory IC is generated on the AND-OR-NOT 42 element, and the recording signal during the byte writing operation is generated from the output from the shift register 50. A data output strobe is formed on the AND-OR-NOT element 41, which can be used to control data transceivers. Stro issuing data arrives at the elements NOT 45 and AND-NOT 48, where the response sync signal is generated. An entry strobe is formed on the AND-OR-NOT 44 element, which can be used to enter the read information into the data register.
По скончании синхросигнала запрос устанавливаютс в исходное состо ние триггер 27 работы по тактам и сдвиговые регистры 50 и 51. По сбросу сдвиговых регистров снимаютс все синхро сигналы блока 2 синхросигналов.At the end of the clock signal, the request is reset to the initial state of the work trigger trigger 27 and shift registers 50 and 51. By resetting the shift registers all the sync signals of the sync unit 2 are removed.
Операции ЧТС и ЗПС отличаютс тем что при операции ЧТС не вырабатываетThe operations of TTS and LPS are distinguished by the fact that at operation TTS does not produce
66
с сигнал записи, а на элементе PI- HE 43 формируетс сигнал разрешени выдачи данных.A recording signal is generated on the PI-HE 43, and a data release permission signal is generated.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853846655A SU1251174A1 (en) | 1985-01-21 | 1985-01-21 | Device for controlling internal dynamic memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853846655A SU1251174A1 (en) | 1985-01-21 | 1985-01-21 | Device for controlling internal dynamic memory |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1251174A1 true SU1251174A1 (en) | 1986-08-15 |
Family
ID=21159624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853846655A SU1251174A1 (en) | 1985-01-21 | 1985-01-21 | Device for controlling internal dynamic memory |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1251174A1 (en) |
-
1985
- 1985-01-21 SU SU853846655A patent/SU1251174A1/en active
Non-Patent Citations (1)
Title |
---|
Патент GB № 1424107, кл. G 06 F 9/00, 1976. Авторское свидетельство СССР № 752338, кл. G 06 F 9/00, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR890005749A (en) | Synchronous Semiconductor Memory | |
JPS5538603A (en) | Semiconductor memory device | |
SU1251174A1 (en) | Device for controlling internal dynamic memory | |
EP0225512B1 (en) | Digital free-running clock synchronizer | |
SU1501156A1 (en) | Device for controlling dynamic memory | |
JPS6323581B2 (en) | ||
KR19990008189A (en) | Method and apparatus for reducing the latency of an interface by overlapping transmitted packets | |
SU1575190A1 (en) | Device for controlling dynamic memory | |
SU746515A1 (en) | Semiconductor storage control device | |
KR950025776A (en) | Memory chip expansion control method and device of random block access memory | |
RU1777143C (en) | Dynamic memory control device | |
SU1441374A1 (en) | Information output device | |
SU1755367A1 (en) | Device for generating pulse trains | |
SU1451775A1 (en) | Buffer storage | |
SU1513525A1 (en) | Device for monitoring storage | |
SU1285458A1 (en) | Information input device | |
SU1403097A1 (en) | Solid-state storage checking device | |
SU1481850A1 (en) | Controller for fast dynamic memory | |
SU1629969A1 (en) | Pulse shaper | |
SU1098002A1 (en) | Memory access control unit | |
SU1347097A1 (en) | Memory with program correction | |
SU1182526A1 (en) | System for checking and testing memory blocks of airborne computers | |
RU1800481C (en) | Device for controlling dynamic storage | |
SU1451698A1 (en) | Device for shaping remainder from number by arbitrary modulo | |
SU1285484A1 (en) | Interface for linking electronic computer with peripheral equipment |