SU1246380A1 - Устройство дл мажоритарного декодировани циклических кодов при трехкратном повторении комбинации - Google Patents

Устройство дл мажоритарного декодировани циклических кодов при трехкратном повторении комбинации Download PDF

Info

Publication number
SU1246380A1
SU1246380A1 SU843813834A SU3813834A SU1246380A1 SU 1246380 A1 SU1246380 A1 SU 1246380A1 SU 843813834 A SU843813834 A SU 843813834A SU 3813834 A SU3813834 A SU 3813834A SU 1246380 A1 SU1246380 A1 SU 1246380A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
inputs
unit
correction unit
Prior art date
Application number
SU843813834A
Other languages
English (en)
Inventor
Владимир Игнатьевич Ключко
Станислав Валентинович Кузнецов
Юрий Иванович Николаев
Олег Павлович Малофей
Александр Витальевич Камыш
Original Assignee
Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября filed Critical Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority to SU843813834A priority Critical patent/SU1246380A1/ru
Application granted granted Critical
Publication of SU1246380A1 publication Critical patent/SU1246380A1/ru

Links

Landscapes

  • Detection And Prevention Of Errors In Transmission (AREA)
  • Error Detection And Correction (AREA)

Abstract

Изобретение oтнocиtc  к технике св зи и позвол ет по.выеить достоверность обрабатываемой информации. Устройство содержит детектор качества, декодер, блок исправлени  стираний, коммутирующий блок, первый и второй блоки пам ти, мажоритарный элемент, блок синхронизации, вход и выход устройства , первый и второй установочные входы устройства -и тактовый вход. . Блок исправлени  стираний содержит семь элементов И, два элемента ЗАПРЕТ , два сумматора по модулю два, элемент ИЛИ-НЕ, три элемента ИЛИ. 1 3 . п. ф плы, 4 ил. ю СЛ

Description

Изобретение относитс  к технике св зи, а именно к устройствам передачи информации с помощью использовани  циклических кодов.
Целью изобретени   вл етс  повыше- ние достоверности обрабатываемой информации .
-На фиг. 1 приведена структурна  электрическа  схема устройства дл  мажоритарного декодировд.ни  циклических кодов при трехкратном повторении комбинации, на фиг. 2 -. функциональна  схема блока исправлени  стираний; на фиг. 3 - временна  диаграмма работы устройства, на фиг. 4 - временна  диаграмма исправлени  ошибок во втором повторении при использовании сигналов стир ани .
Устройство содержит детектор 1 качества , декодер 2, блок 3 исправлени  стираний, коммутирующий блок 4, первый блок 5 пам ти, мажоритарный элемент ,6, второй блок 7 пам ти, блок 8 синхронизации, вход 9 устройства, выход 10 устройства, первый 11 и вто- ,- рой 12 установочные входы устройства и тактовый вход 13.
Блок 3 исправлени  стираний содержит семь элементов И 14-20, два элемента ЗАПРЕТ 21 и 22, два сумматора 23 и 24 по модулю два, элемент ИЛИ- НЕ 25, три элемента ИЛИ 26-28.
Детектор 1 качества .предназначен дл  анализа ка вдого принимаемого (до п включительно) символа кодовой комбинации и вырабатывани  сигнала Стирание (0) в том-случае, если прин тый символ не может быть отождествлен ни с 1, ни с О,
Работа блока 3 обеспечиваетс  последовательност ми синхроимпульсов СИ01 и СИ1 ,(фиг. 3): СИ01 - маркер
после тайм-аут.а  вл етс  импульсом установки устройства в .исходное состо ние .. Он позвол ет обнулить все блоки 5 и 7 пам ти устройства и разрешает прохождение импульсов тактовой синхронизации (СИФ) на управл ющие входы элементов устройства, которые в виде пачек определенной длины, формиру;емых блоком 8, обеспечивают нормальное функционирование.устрой-. ства..
При приеме первого и второго повторени  в блоке 3 производитс  сравнение одноименных символов. При этом учитываетс  сигнал стирани  дл  соответствующего символа второго повто- ,
рени  сообщени , который указывает на искажение данного символа, что позвол ет инвертировать искаженный символ во втором повторении (фиг. 4).
При обнар жении ошибки в первом повторении (искаженный символ обозначаетс  крестом) его запоминает (YI). При приеме второго повторени  (Y2) фиксируютс  соответствующие ему стирани  О и определ етс  результат
сложени  по модулю два (S ) одноименных символов кодовых векторов Y1 и Y2 . Резуль т ат логического перемножени  б с определенной веро тностью указывает на искаженные символы второго повторени , которые инвертируютс  в соответствии с f. Cкoppeктиpoвaнj a -комбинаци  имеет вид X Y2 ® I. Указанные операции над сигналами (фиг. 4) позвол ют ос-уществить исправление некоторой доли ошибок во втором повторении сообщени ,, закодированного циклическим кодом.
При приеме третьего повторени  КОДОЕ1ОЙ комбинации- корректирующа  работа блока 3 исправлени  стираний может быть задана соответствующей таблицей. При этом исправление ошибок в третьем повторении кодовой комбинации производитс , если есть сигнал Стирание и предше ствующие одноименные символы двух повторений имеют максимальный код числа еди.ниц или кулевой код.
Мажоритарный элемент 6 работает в одном из следующим режимов, кото- рьй задаетс  кодовой комбинацией результатов декодировани , поступающей с первого блока 5 пам ти..
Первый режим работы: если декодер 2 не обнаружил ошибок во всех трех прин тых кодовЬк комбинаци х, или обнаружил ошибки только в одной кодовой комбинации или во всех трех кодовых комбинаци х, то на выходе мажоритарного элемента 6 двоичные символы  вл ютс  результатом голосовани  по большинству, на одноименных позици х всех повторений.
Второй режим работы: если декодер 2 обнаружил ошибки в двух кодовых комбинаци х, то на выходе мажоритарного элемента 6 по вл ютс  символы той комбинации, в которой не обнару- .жен о ошибок.
После приема всех трех повторений сообщений на управл ющие входы второ- .го блока 7 пам ти и мажоритарного
элемента 6 подаетс  последовательность К синхроимпульсов СИ6 (фиг. 3) обеспечивающа  формирование результата обработки на выходе элемента 6 (фиг. 1).
Нормальную работу всех элементов устройства обеспечивает блок 8 синхронизации , на вход которого подаютс  управл ющие синхроимпульсы СИ01 (есть маркер после тайм-аута),СИ02 (есть маркер) и последовательность Импульсов тактовой синхронизации СИФ (фиг. .3). Управл ющие синхроимпульсы позвол ют провести в блоке 8 пакетирование синхроимпульсов СИФ в после- довательности СИ1, СИ2, СИЗ, СЙ4, СИ5 и СИб, подающиес  на управл ющие входы соответствующих элементов устройства (фиг. 1).
Синхроимпульс СИ01, кроме обеспе- чени  работы блока 8, поступает на один из его выходов и затем на установочные входы детектора 1 качества, декодера 2, первого 5 и второго 7 блоков пам ти, в нулевое (исходное) состо ние.
Исходное состо ние блоков 5 и 7 пам ти в устройстве нулевое, что обеспечиваетс  синхроимпульсами СИ01 (есть маркер после тайм-аута) .Эле- менты первого повторени  кодовой комбинации с выхода декодера 2 с частотой следовани  синхроимпульсов СИ2 занос тс  во второй блок 7 пам ти.
Первъм символ второго повторени  через элемент И 14 (фиг. 2), открытый на врем  следовани  символов второго повторени  синхроимпульсами СИЗ,, поступает на вход сумматора 23 по модулю два, на второй вход которо го поступает одноименный символ первого повторени ,. считываемый со второго блока 7 пам ти и перезаписывае- мьш в него с помощью СИЗ. На сумматоре 23 по модулю два происходит по- разр дное сравнение обоих символов. Результат сравнени  поступает на оди из входов элемента И 15 (фиг 2), на другой вход которого подаетс  сигнал Стирание 9 , если детектор 1 каче- ства определил, что данный символ сообщени  ненадежен и выдан сигнал Стирание на первый вход блока.3 исправлени  стираний. Инвертирование символа второго повторени  на сумма- торе 24 по модулю два происходит тогда, когда на входах элемента И 15 одновременно по вл етс  сигнал несовпадени  символен двух понтороиий, формируемый сумматором 23, и сигнал Стирание Р со второго выхода детектора 1 качества. С выхода сумматора 24 через элемент ИЛИ 27 результат обработки поступает на соответствующий выход блока 3 (фиг. 2), а затем на один из входов блока 4 (фиг. 1), на другой вход которого подаетс  последовательность синхроимпульсов СИЗ, разрешающа  запись результата обработки во второй блок 7 пам ти. С приходом последующих К-1 символов второго повторени  изложенные выше операции повтор ютс .
Таким образом, по окончании приема символов второго повторени  во втором блоке 7 пам ти хранитс  К символов первого повтора и К символов второго повтора, скорректированных с учетом сигналов Стирание стираний 0 , вырабатываемых детектором 1 качества.
В дальнейщей работе блока 3 исправлени  стираний из всех возможных состо ний одноименных символов двух повторений участвуют только совпавши элементы (X, X ).
В том случае, если X Х 1 и присутствует сиг.нал Стирание ( Q 1), соответствующий одноименному ненадежному элементу третьего повторени , то срабатьтают элементы И 17 и 20. Сигнал с выхода элемента И 20 (фиг. 2) через элемент РШИ 26 запре- прохождение символа Х через элемент ЗАПРЕТ 22 и, пройд  через элемент ЗАПРЕТ 21 и элемент ИЛИ 28 на выход блока 3 и далее записываетс  во второй блок 7 пам ти при условии .
С окончанием приема элементов третьего повторени  во втором блоке пам ти хранитс  3 К скорректированны сигналом Стирание символов трехкратно повторенного сообщени . Прием третьего повторени  происходит при условии подачи пакета К синхроимпульсов СИ4 (фиг. 3) на блок 3 исправлени  стираний, коммутирующий блок 4 и второй блок 7 пам ти.
После приема и одновременного исправлени  К символов третьего повторени  сообщени  в блоке 8 вырабатыва етс  импульс СИУ1, констатирующий конец приема и разрешающий подачу на второй блок 7 пам ти и мажоритарного элемента 6 последовательности К синх$1246
1 оимг|ул).гои СИ6 (фиг . 3) .Зга после- )И(:)сть обеспечивает формирование конечного результата обработки на гзыходе 10 устройства дл  мажоритарного декодировани  циклических кодов при трехкратном повторении комбинаций .

Claims (2)

1. Устройство дл  мажоритарного декодировани  циклических кодов при трехкратном повторении комбинации, содержащее декодер, первый выход которого соединен с первым входом пер- вого блока пам ти, выходы которого подключены к первым входам мажоритарного- элемента, вторые входы которого соединены с выходами второго блока пам ти, а выход  вл етс  выходом устройства, отличающеес  тем, что, с целью повьшени  достоверности обрабатываемой информации, в него введены блок коммутации, блок синхронизации, блок исправлени  сти- раний и детектор качества, первый вход которого  вл етс  входом устройства , первый выход подключен к перво му входу декодера, второй выход которого соединен с первыми входами блока коммутации и блока исправлени  стираний, второй вход которого подключен к второму ВЫХОДУ детектора качества, второй и третий входы которого объединены соответственно с - вторым и третьим в ходами декодера и подключены соответственно к первому и второму выходам блока синхронизации , первый и второй входы которого  вл ютс  первым и вторым устано- вочными входами устройства, а третий вход - тактовым входом, третий, чет- вертьй и п тый выходы блока синхронизации подключены соответственно к второму, третьему и четвертому входам блока коммутации и первому,
втор.ому и третьему входам второго ; блока.пам ти,четвертый вход которого объединен с вторым входом первого блока пам ти и подключен к первому выходу блока синхронизации, а п тый вход объединен с третьим входом мажоритарного элемента и подключен к шестому выходу блока синхронизации, седьмой выход которого соединен с третьим входом первого блока пам ти, шестые входы второго блока пам ти подключены к соответствующим выходам блока коммутации, п тый, шестой и
to
15 20 25 ЗО jj 0 - 5
,„
5
3306
ceitbMOvi ВХОД) кот орого подключены соответственно к первому, второму и третьему выходам блока исправлени  стираний, третий, четвертый и п тый входы которого соединены с соответ ствующими выходами второго блока пам ти , а шестой и седьмой входы подключены соответственно к четвертому и п тому выходам блока синхронизации.
2. Устройство по п. 1, отличающеес  тем, что блок исправлени  стираний содержит первый, второй, третий, четвертый, п тый, шестой и седьмой элементы И, первый и второй элементы ЗАПРЕТ, первый и второй сумматоры по модулю два, элемент ИЛИ-НЕ, первый, второй и третий элементы РШИ, первый вход блока исправлени  стираний соединен с первыми входами первого и п того элементов И, второй вход подключен к первьм входам второго, шестого и седьмого элементов И, а шестой вход соединен с вторым входом первого элемента И, выход которого подключен к первым входам первого и второго сумматоров по модулю два, п тый вход блока исправлени  стираний соединен с вторым входом второго сумматора по модулю два, первыми входами элемента и . четвертого элемента И и подключен к первому выходу блока исправлени  стираний , выход первого сумматора по мо- дулш два подключен к второму входу второго элемента И, выход которого соединен с вторым входом второго сумматора по модулю два, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого объединён с вторыми входами элемента ИЛИ-НЕ и четвертого элемента И и
подключен к четвертому входу блока исп равлени  стираний, а выход соет динен с вторым выходом блока исправлени  стираний выход элемента ИЛИ-НЕ соединен с вторым входом шестого элемента И, выход которого подключен к первому входу третьего элемента И, второй вход которого объединен с вторым входом п того элемента И и .соединен с седьмым входом блока исправлени  стираний, а выход подключен к первому входу первого элемента ИЛИ и инверсному входу первого элемента ЗАПРЕТ , выход которого соединен с первым
входом третьего элемента ИЛИ, второй вХоД которого подключен к выходу второго элемента ЗАПРЕТ, пр мой вход которого соединен с выходом п того
7 1246380 .8
элемента И, а инверсный вход объеди-выходу четвертого элемента И, третий
иен с пр мым входом пер вого элементавход блока исправлени  стираний под-
ЗАПРЕТ, и подключен к выходу первогоключей к третьему входу третьего
элемента ИЛИ, второй вход которогоэлемента ИЛИ, выход которого соединен
соединен с выходом седьмого элемента5 третьим входом блока исправлени 
И, второй вход которого подключен кстираний.
11П1-11 Е 1А
П р и м е Ч а н и е.
j - количество прин тых повторений сообщени ; Х, Х, Х - возможные значени , принимаемые одноименными символами трех повторений переданного сообщени ; 0 - сигнал Стирание, вырабатываемый по информационным сим-, волам сообщени , если прин тый символ не может быть отождествлен ни с 1, ни с 0; Yp, Yp, значени  выходных сигналов блока 3 исправлени  стираний, заносимые в одноименные  чейки пам ти регистров сдвига второго блока 7 пам ти.
Фиг.г
Г rjodfnoff и повтор iS подлюр.
-tTFTpif-пглтг -TTFTFT ° п-у кадр
С
11П
mil
.IH
L
ЯЬ
I f 29/wJlIl0LZHZZZI Jil
Ж
; 1
t I
Ж. ЛI
-оут
/7 r-bJt/ р t
-JUf
1Ь,- (
ч J
. (
,
Редактор Г.Волкова
Составитель О Тюрина
Техред В.Кадар Корректор 0.Лугова 
Заказ 4022/56Тираж 816Подписное
ВНИИПИ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5
Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна  , 4
SU843813834A 1984-11-19 1984-11-19 Устройство дл мажоритарного декодировани циклических кодов при трехкратном повторении комбинации SU1246380A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843813834A SU1246380A1 (ru) 1984-11-19 1984-11-19 Устройство дл мажоритарного декодировани циклических кодов при трехкратном повторении комбинации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843813834A SU1246380A1 (ru) 1984-11-19 1984-11-19 Устройство дл мажоритарного декодировани циклических кодов при трехкратном повторении комбинации

Publications (1)

Publication Number Publication Date
SU1246380A1 true SU1246380A1 (ru) 1986-07-23

Family

ID=21147236

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843813834A SU1246380A1 (ru) 1984-11-19 1984-11-19 Устройство дл мажоритарного декодировани циклических кодов при трехкратном повторении комбинации

Country Status (1)

Country Link
SU (1) SU1246380A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005122419A1 (en) * 2004-06-14 2005-12-22 Nokia Corporation Data transmission method and receiver

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Шварцман B.C. и Емель нов А.Е. Теори передачи дискретной информации, -М.: Св зь, 1979, с. 423. Гуров B.C., Емель нов А.Е., Етру- хин И.Н. и Осипов В.Г.. Передача дискретной информации и телеграфи . - М.: Св зь, 1974, с. 89-94, с. 387-390. Авторское свидетельство СССР №677123, кл. Н 04 L 1/10, 1979. *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005122419A1 (en) * 2004-06-14 2005-12-22 Nokia Corporation Data transmission method and receiver
US7746917B2 (en) 2004-06-14 2010-06-29 Nokia Corporation Data transmission method and receiver

Similar Documents

Publication Publication Date Title
US4312070A (en) Digital encoder-decoder
US7426679B2 (en) Cyclic redundancy check circuit for use with self-synchronous scramblers
US20060150067A1 (en) Error detector, semiconductor device, and error detection method
KR930701790A (ko) 전송된 데이타 워드의 에러 보정 방법
US3882457A (en) Burst error correction code
US4667327A (en) Error corrector for a linear feedback shift register sequence
SU1246380A1 (ru) Устройство дл мажоритарного декодировани циклических кодов при трехкратном повторении комбинации
US6829315B1 (en) Alignment of parallel data channels using header detection signaling
JPS63195743A (ja) 遷移の誤りを検出する装置
US6476738B1 (en) Block interleave circuit
US4290143A (en) Transmission method and apparatus wherein binary data bits are converted into barker words and vice versa
US3639901A (en) Error correcting decoder utilizing estimator functions and decision circuit for bit-by-bit decoding
SU1305876A1 (ru) Устройство дл мажоритарного декодировани при трехкратном повторении кодовой комбинации
US3577186A (en) Inversion-tolerant random error correcting digital data transmission system
SU1095398A2 (ru) Устройство дл мажоритарного декодировани двоичных кодов при трехкратном повторении сообщени
US4230903A (en) Data transmission system
Hellman Error detection in the presence of synchronization loss
SU1471313A1 (ru) Мажоритарное декодирующее устройство
JP3290331B2 (ja) ブロック同期処理回路
RU2109405C1 (ru) Устройство обнаружения и исправления ошибок
JPH0642667B2 (ja) 送信装置
SU1019654A1 (ru) Устройство приемо-передачи двоичной информации
SU1100746A1 (ru) Устройство дл обнаружени ошибок
JPH11298335A (ja) 誤り訂正回路
JPS63185137A (ja) 同期検出回路