SU1229756A1 - Одноразр дный четверичный сумматор-вычитатель - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  построени  быстродействующих устройств обработки цифровой информации. Цель изобретени  - упрощение конструкции . Поставленна  цель достигаетс  тем, что сумматор-вычитатель содержит четыре элемента РАВНОЗНАЧНОСТЬ , четьфе сумматора по модулю два, два входа первого операнда, два входа второго операнда, вход перено- са/заема, вход управлени , два выхода результата и выход переноса/заема. Оба операнда поступают в пр мом коде , результат также формируетс  в пр мом коде. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействующих устройств обработки цифровой информации .

Цель изобретени  - упрощение конструкции одноразр дного четверичного сумматора-вычитател .

На чертеже представлена структурна  схема одноразр дного четверично- го сумматора-вычитател .

Сумматор-вычитатель содержит входы 1 и 2 первого операнда, причем на вход 1 поступает старший разр д, а на выход 2 - младший разр д четверичной цифры первого операнда, входы 3 и 4 второго операнда (на вход 3 поступает старщий, а на вход 4 - младший разр д четверичной цифры второго операнда), вход 5 переноса- заема, вход 6 управлени , элементы РАВНОЗНАЧНОСТЬ 7-10, сумматоры 11- 14 по модулю два, выход 15 переноса- заема, выход 16 старшего разр да результата , выход 17 младшего разр да результата.

Сумматор-вычитатель работает сле- дукщим образом.

На входы 1 и 2 подаютс  в пр мом коде старший х и младший Хд разр ды четверичной цифры первого операнда, на входы 3 и 4 - пр мой код старшего Xj и младшего х разр дов четверичной цифры второго операнда, на вход 5 - сигнал Xj переноса-заема из предыдущего четверичного разр да, на вход 6 - сигнал управлени  и е 0,1}.

Дл  вьшолнени  операции сложени  четверичных чисел сигнал управлени  должен быть равен логической единице , операци  вычитани  реализуетс  при и 0.

На выходе 15 реализуетс  булева функци  {.R{A,®U,R(X,®U,XjjR(Xj®U,RCx.j®U, ),)))

соответствующа  формированию переноса (при ) или заема (при U 0) в следующий четверичный разр д.

На выходах 16 и 17 реализуютс  соответственно функции

,сГ- ® з®«Сл фи,,х,,х)),

.,,,

которые представл ют четверичную цифру результата операции сложени  при и 1 или вычитанил при .

0

5

Claims (1)

1. Формула изобретени 

   Одно)разр дный четверичньгй сумма- тор-БЫчитатель, содержащий четыре элемента РАВНОЗНАЧНОСТЬ, первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с входом переноса-заема сумматора-вычитател , а выход подключен к первому входу второго элемен , та РАВНОЗНАЧНОСТЬ, первый вход третьего элемента РАВНОЗНАЧНОСТЬ соединен с входом старшего разр да второго операнда сумматора-вычитател , а выход подключен к первому входу четвертого элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом переноса- заема сумматора-вычитател , о т л и- ч а ю щ и и с   тем, что, с целью упрощени  его конструкции, сумматор- вычитатель содержит четыре сумматора по модулю два, причем первый вход первого сумматора по модулю два сое- .динен с входом старшего разр да первого операнда сумматора-вычитател , второй вход первого сумматора по модулю два соединен с первыми входами .второго, третьего и четвертого сумматоров по модулю два и подключен к входу управлени  сумматора-вычитател , выход первого сумматора по модулю два соединен с вторыми входами третьего и четвертого элементов РАВНОЗНАЧНОСТЬ и четвертого сумматора по модулю два, второй вход второго сум :1атора по модулю два соединен с входом младшего разр да первого операнда сумматора-вычитател , а выход соединен с вторыми входами первого и второго элементов РАВНОЗНАЧНОСТЬ и третьего сумматора по модулю два, выход которого соединен с выходом младшего разр да сумматора-вычитател , третьи входы первого элемента РАВНОЗНАЧНОСТЬ и третьего сумматора по модулю два соединены с входом младшего разр да второго операнда сумматора-вычитател , четвертьй вход третьего сумматора по модулю два соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ, выход второго

   0 элемента РАВНОЗНАЧНОСТЬ соединен с третьими входами третьего элемента РАВНОЗНАЧНОСТЬ и четвертого сумматора по модулю два, выход которого соединен с выходом старшего разр да

   5 сумматора-вычитател , четвертый вход четвертого сумматора по модулю два coefytHBH с первым входом третьего элемента РАВНОЗНАЧНОСТЬ.

   0

   5

   0

   5

   Редактор М.Бланар

   Составитель А.Степанов

   Техред Г.Гербер Корректор Е.Рошко

   Заказ 2451/49 Тираж 671Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4