SU1224997A1 - Устройство дл задержки импульсов - Google Patents
Устройство дл задержки импульсов Download PDFInfo
- Publication number
- SU1224997A1 SU1224997A1 SU843751965A SU3751965A SU1224997A1 SU 1224997 A1 SU1224997 A1 SU 1224997A1 SU 843751965 A SU843751965 A SU 843751965A SU 3751965 A SU3751965 A SU 3751965A SU 1224997 A1 SU1224997 A1 SU 1224997A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- inputs
- counter
- Prior art date
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
Изобретение относитс к радио- .технике. Может использоватьс в качестве устройства переменной задержzu ки, управл емого посредством внешнего датчика тока. Цель изобретени - расширение функциональных возможностей , достигаетс путем перестраиваемой , с заданной дискретностью, задержки пакета цифровой информации. Устройство содержит генератор 1 тактовых импульсов, логические элементы (ЛЭ) И 2, 3, 7, 13, 16 и 17, «триггеры 4, 5, 6, 14 и 15, ЛЭ ИЛИ 8, счетчики 9 и 11, датчик кода 10, элемент сравнени 12, запоминающие устройства (ЗУ) 18и 19,элемент объединени 20. Элемент 20 предназначен дл объединени информационных последовательностей , поступающих с выходов ЗУ 18 и 19. Устройство выполнено на типовых элементах импульсной техники. 1 ил. с (Л 18 го If
Description
Изобретение относитс к радиотехнике , может быть использовано в качестве устройства переменной задержки управл емого посредством внешнего датчика кода.
Цель изобретени - расширение функциональных возможностей устройства за счет обеспечени перестраиваемой (с заданным дискретом) задержки пакета цифровой информации.
На чертеже представлена структурна электрическа схема предлагаемого устройства.
Устройство содержит генератор 1 тактовых импульсов, первьй 2 и второй 3 элементы И, первьм 4, второй 5 и третий 6 триггеры, третий элемент И 7, элемент ИЛИ 8, первьм счетчик 9, датчик 10 кода, второй Счетчик 11, элемент 12.сравнени , четвертый элемент И 13, четвертьш 14 и п тый 15 триггеры, п тьш 16 и шестой 17 элементы И,первое 18 и второе 19 запоминающие устройства,элемент 20 объединени .
Выход генератора 1 тактовых импульсов подключен к первому входу элемента И 2, выход второго элементе И 3 соединен с единичными входами первого триггера 4 и второго триггера 5, первым входом элемента ИЛИ 8, нулевыми входами четвертого 14 и п того 15 триггеров. Инверсньй выход второго триггера 5 соединен со вторым входом второго элемента И 3, а пр мой выход соединен с третьим входом четвертого элемента И 13. Второй вход первого элемента И 2 соединен с пр мым выходом первого триггера 4, а выход соединен со счетным входом первого счетчика 9, вторым входом четвертого элемента И 13, а также с первым входом третьего элемента И 7, выход которого соединен со счетным входом второго счетчика 11, выход которого соединен с нулевыми входами первого 4, второго 5, третьего 6 триггера, с единичным входом п того триггера 15 а также со вторым входом элемента И.ПИ 8, выход которого соединен с обнул ющим входом второго счетчика 11. Адресные входы первого запоминающего устройства 18 соединены с адресными входами второго запоминающего устройства 19 и с выходами первого счетчика 9, соединенными с первой группой входов элемента 12 сравнени кодов, втора группа ЕХОДОВ которого соединена с датчиком 10 кода, а выход - с первым входом четвертого элемента И 13, выход которого соединен со счетным входом четвертого триггера 14 с обнул ющим входом первого счетчика 9, а также с единичным входом третьего триггера 6, пр мой выход которого соединен со вторым входом третьего элемента И 7. Пр мой выход четвертого триггера 14 соединен с первым входом п того элемента И 16, а инверсный выход соединен со вторым входом
шестого элемента И 17. Инверсный выход п того триггера 15 соединен с первым входом шестого элемента И 17 и со вторьм входом п того элемента И 16, выход которого, соединен с управл ющим входом Запись-считывание первого запоминающего устройства 18. Выход- шестого элемента И 17 соединен с управл юпрм входом Запись- считьюание второго запоминающего.
устройства 19.
Выходы первого и второго запоминающих устройств 18 и 19 соединены со входами элемента объединени 20, вы- ход которого вл етс выходом 21
устройства.
Объединенные информационные входы первого 18 и второго 19 запоминающих устройств вл ютс информационным входом 22 устройства дл задержки
импульсов, первый вход второго элемента И 3 и вход генератора 1 тактовых импульсов вл ютс соответственно его первым 23 и вторым 24 управл ющими входами.
Используемые в устройстве элементы вл ютс известными типовыми элементами импульсной техники.
Генератор 1 тактовых импульсов может быть выполнен по любой из известных схем с использованием фазовой автоподстройки частоты по импульсной последовательности, поступающей на устройство со второго управл ющего входа 24.
Элемент объединени 20 предназначен дл объединени информационных последовательностей, поступающих с выходов первого 18 и второго 19 запоминающих устройств, может быть
выполнен, например, в виде элемента ИЛИ.
Устройство задержки импульсов работает следующим образом.
3
в исходном состо нии первый 4, второй 5 и третий 6 триггеры и пер вьш счетчик 9 наход тс в нулевом состо нии. Первый 2, второй 3, третий 7 и четвертый 13 элементы И закрыты , на обоих входах элемента ИЛИ 8 сигнал отсутствует. Код задержки с датчика кода 10 подаетс на первую группу входов элемента сравнени кодов 12. Импульс, определ ющий начало пакета, через второй элемент И 3 подаетс на единичный вход первого триггера 4, на единичный вход второго триггера 5, на нулевые входы четвертого 14 и п того 15 триггеров, а также через элемент ИЛИ 8 на обнул ющий вход второго счетчика 11. Первый триггер 4 устанавливаетс в единичное состо ние, разреша прохождение тактовых импульсов от генератора 1 на счетньй вход первого счетчика 9, на первый вход третьего элемента И 7, на первый вход четверг того элемента И 13. Второй триггер 5, подключенньй инверсным выходом ко второму входу второго элемента И 3, позвол ет получить стартовые импульсы одинаковой и достаточно малой длительности, независимой от длительности импульса, определ ющего начало пакета, а также исключает повторное срабатьтание устройства на врем прохождени пакета. .Четвер- тьй 14 и п тый 15 триггеры устанавливаютс в нулевое состо ние. При этом на обоих входах шестого элемента И 1 7 окажетс высокий потенциал, а на одном из входов п того элемента И 16 - низкий. На вькоде шестого элемента И 17 установитс единичное состо ние, на выходе п того элемента И 16 - нулевое. Таким образом, первое запоминающее устройство 18 окажетс в режиме записи, а второе запоминающее устройство ,19 - в режиме считывани . Первый счетчик 9 начинает отсчет адресов чеек пам ти первого 18 и второго 19 запоминающих устройств. Как только код на выходах первого счетчика 9 совпадет с кодом, подаваемым с датчика кода 10, на выходе элемента сравнени кодов 12 по витс импульс, который поступит на счетный вход четвертого триггера 14 и на единичный вход третьего триггера 6. Этот импульс с помощью четвертого элемента И 13 будет прив зан к соответствующему тактово24997Л
му импульсу. Третий триггер 6 ус та- новитс в единичное состо ние, разреша прохождение тактовых импульсов на счетный вход второго счетчика 11. 5 Второй счетчик 11, рассчитанный на длительность одного пакета, начнет .отсчет задержанного пакета.
Четвертьш триггер 14, работающий в счетном режиме, изменит свое нуле}0 вое состо ние на единичное. При этом на выходе п того элемента И 16 по витс высокий потенциал, а на выходе шестого элемента И 17 - низкий. Таким образом, режимы работы первого
15 18 и второго 19 запоминающих устройств измен тс на противоположные. Первое запоминающее устройство 18 перейдет в ре;ким считывани , а второе запоминающее устройство 19 - в
20 режим записи. При этом на выходе элемента объединени 20, т.е. на выходе устройства 21, по в тс первые импульсы задержанного пакета. Кроме того, импульс с выхода четвер25 того элемента И 13 обнулит первый счетчик 9, который снова начнет отсчет адресов чеек пам ти со следующего тактового импульса. Последую ц1-1е импульсы, поступающие с четвертого
, элемента И 13, будут повторно обнул ть первый счетчик 9, а также измен ть режимы работы первого 18 и второго 19 запоминающих устройств. Импульс с выхода второго счетчика 11, означающий окончание задержанного пакета, переведет первый 4, второй- 5 и третий 6 триггеры в нулевое состо ние , обнулит второй счетчик 11, а п тый триггер 15 переведет в единич- ное состо ние. При этом второй элемент И 3 окажетс в состо нии ожидани начального импульса следующего пакета, тактовые импульсы перестанут проходить через первый 2 и третий 7 элементы И. Первое 18 и второе 19 запоминак цие устройства низким потенциалом на выходах п того 16 и шестого 17 элементов И будут переведены в режим.записи и останутс в этом режиме до прихода следукнцего
пакета. С приходом следующего пакета работа устройства повторитс в соответствии с кодом, выставленным датчиком кода 10.
Claims (1)
- 55 Формула изобретениУстройство дл задержки импульсов , содержащее четьфе элемента И,354045три триггера, два запоминающих устройства , элемент сравнени кодов,, два счетчика, элемент ИЛИ, и.генератор тактовьпс импульсов, выход кото рого подключен к одному из входов первого элемента И, другой вход которого подключен к выходу первого триггера, а вькод - к счетному входу первого счетчика, выходы которого соединены с адресными входами первого запоминающего устройства, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет обеспечени перестраиваемой (с заданным дискретом) задержки пакета цифровой информации, в него введены два элемента И, два триггера, датчик кода и элемент объединени , причем первьй вход второго элемента И вл етс первым управл юа(им входом устройства, а его выход соеди- .кен с единичными входами первого и второго триггера, нулевыми входами четвертого и п того триггера и первым входом -элемента ИЛИ, пр мой выход второго триггера соединен с третьим входом четвертого элемента И, а инверсный выход - с вторым входом второго элемента И, выход первого элемента И соединен также с вторым, входом четвертого элемента Икс первым входом третьего элемента И, выход которого соединен со счетным входом второго счетчика, выход которого соединен с нулевыми входами первого, второго и третьего триггера , с единичным входом п того триггера , а также с вторым входом эле2249976мента ИЛИ, выход которого соединен с обнул ющим входом второго счетчика , выходы первого счетчика соединены также с адресными входами второ- 5 го запоминающего устройства и с первой группой входов элемента сравнени , втора группа входов которого соединена с датчиком кода, а выход соединен с первым входом четвертого 10 элемента И, выход которого соединен со счетным входом четвертого триггера, с обнул ющим входом первого счетчика , а также с единичным,входом третьего триггера, пр мой выход которо- 15 го соединен с вторым входом третьего элемента И, пр мой выход четвертого триггера соединен с первым входом п того элемента И, а инверсный выход соединен с вторым входом шес- 20 того элемента схемы И, выход которого соединен с управл ющим входом Запись-считывание второго запоминающего устройства, инверсный выход п того триггера соединен с первым 25 входом шестого элемента И и с вторым входом п того элемента И, выход которого соединен с управл ющим входом запись-считьтание первого запоминающего устройства, объединенные ин- 30 формационные входы первого и второго запоминающего устройства вл ютс информационным входом устройства дл задержки импульсов, а их выходы соединены с входами элемента объедине- 35 ни , вьгкод которого вл етс выходом устройства, .вход генератора тактовых импульсов вл етс вторым управл ющим входом устройства.Составитель А.Титов Редактор И.Сегл ник Техред о.СопкоЗаказ 1964/58 Тираж 816ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб,, д.4/5.Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4Корректор М.Демчик
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843751965A SU1224997A1 (ru) | 1984-06-12 | 1984-06-12 | Устройство дл задержки импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843751965A SU1224997A1 (ru) | 1984-06-12 | 1984-06-12 | Устройство дл задержки импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1224997A1 true SU1224997A1 (ru) | 1986-04-15 |
Family
ID=21123364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843751965A SU1224997A1 (ru) | 1984-06-12 | 1984-06-12 | Устройство дл задержки импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1224997A1 (ru) |
-
1984
- 1984-06-12 SU SU843751965A patent/SU1224997A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 769722, кл, Н 03 К 5/153,26.12.78. Авторское свидетельство СССР № 771861, кл. Н 03 К 5/153,03.01.79. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6081142A (en) | Hold time margin increased semiconductor device and access time adjusting method for same | |
KR19990036467A (ko) | 집적 회로 장치 | |
US20070147166A1 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
KR100293772B1 (ko) | 외부 클럭 신호에 대해고정밀도로 위상 동기한 내부 클럭 신호를 발생하는내부 클럭 신호 발생 회로를 구비하는동기형 반도체 기억 장치 | |
SU1224997A1 (ru) | Устройство дл задержки импульсов | |
EP0393716B1 (en) | Delay circuit | |
KR19980080163A (ko) | 지연 회로 | |
US6182234B1 (en) | Clock control circuit | |
KR20030043600A (ko) | 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로 | |
US6366527B2 (en) | Circuit configuration for generating an output clock signal with optimized signal generation time | |
KR100228766B1 (ko) | 내부 전위 발생장치 | |
EP0164616B1 (en) | Field effect transistor timing signal generator circuit | |
KR20050058918A (ko) | 위상 보간 스텝의 크기를 선택적으로 변경시키는 dll | |
US5966420A (en) | Counter circuit for embodying linear burst sequence | |
SU1372589A1 (ru) | Устройство дл управлени @ -фазным шаговым двигателем с дроблением шага | |
SU1179523A1 (ru) | Коммутатор | |
SU1003025A1 (ru) | Программно-временное устройство | |
JPH04259986A (ja) | 半導体記憶装置 | |
KR100281136B1 (ko) | 데이터 리드 회로 | |
JPH0427040Y2 (ru) | ||
SU1554021A1 (ru) | Устройство коррекции сигнала записи цифровой информации | |
SU1363268A1 (ru) | Функциональный усилитель | |
CA1315010C (en) | Sequential access memory | |
RU2024185C1 (ru) | Устройство управляемой дискретной задержки | |
SU1198742A1 (ru) | Генератор импульсов с линейно изменяющейся частотой |