SU1215166A1 - Device for delaying signals - Google Patents
Device for delaying signals Download PDFInfo
- Publication number
- SU1215166A1 SU1215166A1 SU843760989A SU3760989A SU1215166A1 SU 1215166 A1 SU1215166 A1 SU 1215166A1 SU 843760989 A SU843760989 A SU 843760989A SU 3760989 A SU3760989 A SU 3760989A SU 1215166 A1 SU1215166 A1 SU 1215166A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- control
- inputs
- unit
- Prior art date
Links
Landscapes
- Feedback Control In General (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может использоватьс при создании высоконадежных систем дл управлени технологическими процессами. Цель изобретени - повьшение надеж -. ности работы устройства путем исклк - чени ошибок оператора - достигаетс автоматизацией учета временной эксплуатации устройства погрешности. Дл этого в устройство задержки сигналов дополнительно введен блок выделени заданного импульса серии, содержащий блокировочный триггер, логический элемент И, двоичный счетчик , формирователь и элемент сравнени . Функциональна схема устройства задержки, состав блоков и описание работы привод тс в описании изобретени . I з.п. ф-лы, 1 ил. (Л С :л а 0)The invention relates to automation and computing and can be used to create highly reliable systems for controlling technological processes. The purpose of the invention is to increase reliability. the operation of the device by eliminating operator errors is achieved by automating the recording of the temporary operation of the device error. To do this, a block for selecting a given pulse of a series is additionally inserted into the signal delay device, which contains a blocking trigger, an AND gate, a binary counter, a driver, and a comparison element. The functional diagram of the delay device, the composition of the blocks and the description of the operation are given in the specification. I zp f-ly, 1 ill. (L S: l and 0)
Description
«"
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при создании высоконадежных систем дл управлени технологическими процессами. The invention relates to automation and computing and can be used to create highly reliable systems for controlling technological processes.
Целью изобретени вл етс повышение надежности работы устройства за счет исключени ошибок оператора при эксплуатации устройства путем автоматизации учета временной эксплуатации устройства погрешности .The aim of the invention is to improve the reliability of the device by eliminating operator errors during operation of the device by automating the accounting for the temporary operation of the device error.
На чертеже представлена схема предпоженного устройства.The drawing shows a diagram of the pre-burned device.
Устройство содержит блок 1 управ- лени , в который входит задающий генератор 2, триггер 3 управлени , управл емый вентиль 4 и делитель 5 частоты, причем единичный вход триггера 3 управлени подключен к вход- ной клемме устройства, а, единичный выход - к входу управлени управл емого вентил 4, импульсный вход которого подключен к выходу задающего генератора 2, а выход соединен с вхо дом делител 5 частоты.The device contains the control unit 1, which includes the master oscillator 2, the control trigger 3, the control valve 4 and the frequency divider 5, the unit input of the control trigger 3 is connected to the input terminal of the device, and the unit output - to the control input controlled valve 4, the pulse input of which is connected to the output of the master oscillator 2, and the output is connected to the input of the frequency divider 5.
В состав устройства входит про- граммируемьм блок 6 задержки, содержащий двоичный счетчик 7 на N разр дов , прогр;аммный коммутатор 8,мно- говходовый элемент И 9, входы которого подключены к выходным клеммам программного коммутатора 8, а выход соединен с управл ющим входом вентил 10, импульсный вход которо- го соединен со счетным выходом первого разр да двоичного счетчика 7, а также выходом делител 5 частоты, выход вентил 10 соединен с выходом задержанного сигнала программи- руемого блока 6 задержки. Выходы двоичного счетчика 7 вл ютс первым информационным выходом программируемог блока 6 задержки, а выходы программного коммутатора 8 вл ютс вторым информационным выходом. Формирователь iI контрольного кода содержит первый блок 12 передачи числа, блок 13 инвертировани контрольного кода, второй блок 14;передачи числа. Пер- вый и второй импульсные входы формировател 11 контрольного кода подключены соответственно к выходу задержанного сигнала программируемого блока 6 задержки и первому выходу устройства и к входной клемме, а также к первому и второму входам первого элемента ИЛИ 15 и через блок задержThe device includes a programmable delay unit 6 containing a binary counter 7 for N bits, progammmm switch 8, multiple input element 9, the inputs of which are connected to the output terminals of the program switch 8 and the output connected to the control input valve 10, the pulse input of which is connected to the counting output of the first bit of the binary counter 7, as well as the output of the frequency divider 5, the output of the valve 10 is connected to the output of the delayed signal of the programmable delay unit 6. The outputs of binary counter 7 are the first information output of the programmable delay unit 6, and the outputs of the software switch 8 are the second information output. The control code generator iI comprises a first block 12 for transmitting a number, block 13 for inverting the control code, a second block 14; for transmitting a number. The first and second pulse inputs of the driver 11 of the control code are connected respectively to the output of the delayed signal of the programmable delay unit 6 and the first output of the device and to the input terminal, as well as to the first and second inputs of the first element OR 15 and through the delay unit
5five
О ABOUT
15 20 25 15 20 25
зо 40 5 Q z 40 5 Q
5five
662662
ки 16 к контрольному блоку 17, кото-1 рьй содержит контрольный регистр 18, выходные концы которого поразр дно подключены на первые потенциальные входы контрольного блока 19 сравнени . На вторые потенциальные входы i последнего подключены выходные клеммы контрольного коммутатора 20, подключенного к минусу источника посто нного напр жени .16 to the control unit 17, which contains a control register 18, the output ends of which are bit-wise connected to the first potential inputs of the control comparison unit 19. The output terminals of the control switch 20 connected to the negative voltage source are connected to the second potential inputs i of the latter.
Выходы Больше, Меньше и Равно контрольного блока 19 сравнени подключены к входам второго элемента ИЛИ 21, причем выходы Больше и Меньше подключены также соответственно к первому и второму входам формировател 22 сигналов сбо , на третий вход которого подключен выход второго элемента ИЛИ 21, соединенный с установочньми входами триггеров контрольного регистра 18. Формирователь 22 сбо содержит первый триггер 23, управл емьй вентиль 24, второй триггер 25, управл емые вентили 26 - 29, к выходам которых подключено индикаторное устройство 30. К единичному входу первого контрольного триггера 23 подключен выход второго элемента ИЛИ 21, нулевой вход первого контрольного триггера 23 подключен к входной клемме устройства, единичный и нулевой входы второго контрольного триггера 25 подключены к установочным входам формировател .22 сигналов сбо , соединенным соот- в,е-тственно с входной и первой выходной клеммами устройства.The Outputs More, Less and Equal to the comparison control unit 19 are connected to the inputs of the second element OR 21, and the More and Less outputs are also connected respectively to the first and second inputs of the failure signal generator 22, the third input of which is connected to the output of the second element OR 21 connected to the the inputs of the trigger of the control register 18. The shaper 22, the sbo contains the first trigger 23, the control valve 24, the second trigger 25, the controllable valves 26-29, to the outputs of which the indicator device 30 is connected. The first input of the first control trigger 23 is connected to the output of the second element OR 21, the zero input of the first control trigger 23 is connected to the input terminal of the device, the single and zero inputs of the second control trigger 25 are connected to the setup inputs of the imager .22 of the fault signals connected by e, with the input and the first output terminals of the device.
Устройство содержит блок 31 коррекции временной погрешности, состо щий из генератора 32 импульсов высокой частоты (частота которого в 1 раз больше частоты задающего генератора 2) , триггера 33 первого и второго элементов ИЛИ 34 и 35, элемента И 36, счетчика 37 и дешифратора 38, причем первый вход первого элемента ИЛИ 34, вл ющийс первым входом блоки 31 коррекции временной погрешности, подключен к входной клемме устройства, второй вход первого элемента ИЛИ 34, вл ющийс третьим входом блока 31, подключен к первой выходной клемме устройства, перйый вход второго элемента ИЛИ 35. вл ющийс вторым входом блока 31 коррекции временной погрешности, подключен к выкоду управл емого вентил 4 блока 1 управлени , выходы первого и второго элементов ИЛИ 34 и 35 подключены соответственно к единичному и нулевому входам след щего триггера 33, единичный выход которого подключен к од- 5 ному входу элемента И 36, на другой вход которого подключен генератор 32 импульсов ВЫС9КОЙ частоты, выход элемента И 36 подключен на счетный вход счетчика 37, на установочный вход 0 которого подключен вход первого элемента ИЛИ 34, выходы счетчика 37 под. ключены к дешифратору 38, выход которого подключен к второму входу второго элемента ШШ 35 и вл етс выхо- 5 дом блока 31 коррекции временной погрешности и вторым выходом устройст-. ва.The device comprises a time error correction block 31 consisting of a generator of 32 high frequency pulses (a frequency of which is 1 times higher than the frequency of the master oscillator 2), a trigger 33 of the first and second elements OR 34 and 35, an AND 36 element, a counter 37 and a decoder 38, the first input of the first element OR 34, which is the first input of the time error correction block 31, is connected to the input terminal of the device, the second input of the first element OR 34, which is the third input of the block 31, is connected to the first output terminal of the device, first the second element OR 35. which is the second input of the time error correction block 31, is connected to the gate of the controlled valve 4 of the control unit 1, the outputs of the first and second elements OR 34 and 35 are connected to the single and zero inputs of the following trigger 33, respectively which is connected to one of the input element I 36, to another input of which a generator of 32 high frequency pulses is connected, the output of element 36 is connected to the counting input of counter 37, to the installation input 0 of which the input of the first element I is connected LI 34, counter 37 outputs. Connected to the decoder 38, the output of which is connected to the second input of the second element SH 35 and is the output of the time error correction block 31 and the second output of the device. va.
Емкость счетчика 38 выбрана несколько большей максимального числа 20 импульсов генератора 32 импульсов высокой частоты, поступающих на его счетный вход за период выбранной частоты задающего генератора 2.The capacity of the counter 38 is selected slightly greater than the maximum number of 20 pulses of the generator 32 pulses of high frequency received at its counting input for the period of the selected frequency of the master oscillator 2.
Устройство содержит также блок 39 25 вьщелени заданного импульса серии, содержащий элемент 40 сравнени , число входов сравнени которого равно числу разр дов двоичного счетчика 7 программируемого блока 6 задерж- 30 ки, управл емый двоичный счетчик 41, работающий в режиме вычитани и с возможностью записи модул при разрешающем потенциале на входе управлени , причем число разр дов этого jj счетчика равно числу разр дов двоичного счетчика 7, элемент И 42, блокировочный триггер 43 и формирователь 44, предназначенный дл формировани короткого положительного 0 импульса, причем одни входы А элемента 40 сравнени подключен к первым информационным выходам программируемого блока 6 задержки и вл ютс вторыми информационными входами блока 39 вьоделени заданного импульса ерии, а другие входы В элемента 40 равнени соединены с выходами упавл емого двоичного счетчика 41, нформационные входы которого под- слючены к выходу формировател 11 контрольного кода и вл ютс первыми информационными входами блока 39 выделени заданного импульса серии , счетный вход управл емого дво- ично.го счетчика 41 соединен с выхо- 55 дом элемента И 42, первый вход которого подключен к выходу блока 16 задержки и вл етс первым входом уп-The device also contains a block 39 39 of the predetermined impulse of a series containing a comparison element 40, the number of comparison inputs of which is equal to the number of bits of the binary counter 7 of the programmable delay unit 6, the controlled binary counter 41, operating in the subtraction mode and recording module at the resolving potential at the control input, the number of bits of this jj counter is equal to the number of bits of the binary counter 7, the element 42, the blocking trigger 43 and the driver 44, designed to form a short a positive pulse 0, with some inputs A of the comparison element 40 being connected to the first information outputs of the programmable delay unit 6 and being the second information inputs of the division 39 of the division of a predetermined pulse, while the other inputs B of the equalizer 40 are connected to the outputs of the binary counter 41 that are informational the inputs of which are connected to the output of the driver 11 of the control code and are the first information inputs of the block 39 for the selection of a given pulse of the series, the counting input of the controlled binary 41 is connected to the output of an element 42, the first input of which is connected to the output of the delay unit 16 and is the first input of the
4545
5050
5 five
0 0
5 0 j 0 5 5 0 j 0 5
5five
00
равлени блока 39 выделени заданного импульса серии, второй вход элемента И 42 соединен с нулевым выходом блокировочного триггера 43 и входом управлени управл емого двоичного счетчика 41, единичный вход упом нутого триггера 43 соединен с, выходом управл емого вентил 4 блока I управлени и вл етс вторым входом управлени блока 39 выделени заданного импульса серии, еди- ничньш выход блокировочного триггера 43 соединен с входом управлени схемы 40 сравнени , выход равенства которой через формирователь 44 соединен с вторым входом первого элемента ИЛИ 34, вл ющимс третьим входом блока 31 контрол временной погрешности, при этом выход формировател 44 вл етс выходом блока 39 вьщелени заданного импульса серии.control unit 39 of the selection of a given pulse series, the second input element And 42 is connected to the zero output of the locking trigger 43 and the control input of the controlled binary counter 41, the single input of the mentioned trigger 43 is connected to the output of the controlled valve 4 of the control I and is the second the control input of the block 39 for the selection of a given pulse of a series, a single output of the blocking trigger 43 is connected to the control input of the comparison circuit 40, the equality output of which is connected via the driver 44 to the second input of the first electric the OR 34, which is the third input of the time error control block 31, and the output of the imaging unit 44 is the output of the block 39 of the predetermined impulse of the series.
Устройство работает следующим образом .The device works as follows.
Перед началом работы производитс установка исходного состо ни триггера 3 управление, разр дов двоичного счетчика 7, контрольного регистра 18, первого и второго контрольных триггеров 23 и 25, след щего триггера 33, счетчиков 37, 41 и триггера 43 блокировки (цепь установки О на чертеже не показана).Before starting work, the initial state of the trigger 3 is controlled, the bits of the binary counter 7, the control register 18, the first and second control triggers 23 and 25, the next trigger 33, the counters 37, 41, and the lock trigger 43 (installation circuit O in the drawing not shown).
Сигнала равенства элемента 40 сравнени на единичный вход след щего триггера 33 не поступает ввиду формировани на управл ющем входе элемента 40 сравнени запрещающего потенциала с единичного плеча триггера 43 блокировки. На переключател х программного коммутатора 8 и контрольного коммутатора 20 проводитс набор кодовой комбинации дл получени задержки необходимой длительности.The equality of the comparison element 40 to the single input of the following trigger 33 is not received due to the formation at the control input of the comparison potential element 40 from the single arm of the lock trigger 43. On the switches of the program switch 8 and the control switch 20, a set of code combination is conducted to obtain the delay of the required duration.
По сигналу Пуск, поступающему на вход управлени устройства, производитс установка триггера 3 управлени в единичное состо ние, в результате на вход управлени -вентил 4 подаетс разрешающий потенциал низкого уровн .On the Start signal, which is fed to the control input of the device, the control trigger 3 is set to one, as a result, a low-level enable potential is applied to the control-fan-4 input.
Дл устранени временного рассогласовани между сигналом Пуск и первым импульсом серии задающего генератора 2, с приходом которого на вход делител 5 частоты начинаетс отсчет истинного времени задержки по установленному коду, сигнал Пуск поступает Также на первый вход блока 31 коррекции временной погрешности, где производитс обнуление счетчика 37 и через первый элемент ИЛИ 34 производитс установка триггера 33 в единичное состо ние, в результате с генератора 32 импульсов высокой частоты через элемент И 36 начинают поступать импульсы на счетньй вход счетчика 37. С приходом первого импульса с задающего генератора 2 на вход делител 5 частоты на второй вход блока 31 коррекции временной погрешности работы счетчика прекращаетс , так как этим сигналом через элемент ИЛИ 35 производитс установка триггера 33 в исходное положение . Таким образом, временной интервал А между сигналом Пуск и первым импульсом с задающего генера тора 2 в каждом конкретном случае фиксируетс путем включени счетчика 37, который по сигналу Пуск отрабатывает часть периода Т задающего генератора 2.To eliminate the time mismatch between the Start signal and the first pulse of the series of the master oscillator 2, with the arrival of which the real time delay for the set code begins at the input of the frequency divider 5, the Start signal also goes to the first input of the time error correction unit 31, where the counter is reset to zero. and through the first element OR 34, the trigger 33 is set to one state, as a result, from the generator 32 high-frequency pulses, the element 36 begins to receive pulses on the even input of the counter 37. With the arrival of the first pulse from the master oscillator 2 to the input of the frequency divider 5 to the second input of the time error correction block 31, the counter is stopped, since this signal sets the trigger 33 to the initial position through the OR element 35. Thus, the time interval A between the Start signal and the first pulse from the master oscillator 2 is fixed in each specific case by turning on the counter 37, which, using the Start signal, performs part of the period T of the master oscillator 2.
Сигналом Пуск производитс установка в исходное состо ние первого контрольного триггера 23, второго контрольного триггера 25 - в единичное состо ние, этда же сигналом производитс опрос второго блока 14 передачи числа, в результате контрольна кодова комбинаци , соответствующа выбранной временной задержке, подаетс на входы контрольного регистра 18 и далее на первые потенциа. тьные входы контрольного блока 19 сравнени . Одновременно эта же контрольна кодова комбинаци подаетс на информационные входы управл емого двоичного счетчика 41 блока 39 выделени заданного импульса серии. Производитс запись контрольного модул , так как триггер 43 блокировки находитс в исходном состо нии и с его нулевого выхода поступает разрешающий потенциал на вход управлени управл емого двоичного счетчика 41, а также на второй вход элемента И А2, что разрешает прохождение импульса на счетный вход управл емого двоичного счетчика 41.The Start signal is set to the initial state of the first control trigger 23, the second control trigger 25 is set to one, and the second number transmission unit 14 is interrogated by the same signal. As a result, the control code corresponding to the selected time delay is fed to the control register inputs 18 and further on the first potentials. tnye inputs of the control unit 19 comparison. At the same time, the same control code combination is fed to the information inputs of the controlled binary counter 41 of the block 39 for allocating the specified pulse of the series. The control module is recorded, since the blocking trigger 43 is in the initial state and from its zero output the resolving potential is fed to the control input of the controlled binary counter 41, as well as to the second input of the And A2 element, which permits the passage of a pulse to the counting input of the controlled binary counter 41.
Задержанный сигнал Пуск с выхода блока 16 задержки поступает на первый вход элемента И 42 блока 39 вьзделени заданного импульса серии и с его выхода - на счетный вход управл емого двоичного счетчика 41,Delayed signal The start from the output of the delay block 16 is fed to the first input of the element 42 of the block 39 of the separation of a given pulse of the series and from its output to the counting input of a controlled binary counter 41,
1one
00
5five
00
5five
0.0
5five
00
5five
00
5five
в результате из модул , записанного в счетчик в соответствии с установленной кодовой комбинацией п по формированию заданной временной задержки , производитс вычитание единицы . С приходом первого импульса с задающего генератора 2 на вход делител 5 частоты на второй вход управлени блока 39 выделени заданного импульса серии и даже на единичный вход триггера 43 блокировки происходит переключение этого триггера, в результате на втором входе элемента И 42 и входе управлени управл емого двоичного счетчика 41 устанавливаетс запрещающий потенциал , а на входе управлени элемента 40 сравнени - разрешающий потенциал , который разрешает формирование выходного сигнала при равенстве двоичных чисел А и В на входах этого элемента, при этом на все врем работы устройства .(до установлени новой кодовой комбинации на переключател х коммутатора и установки О) в управл емом двоичном счетчике 41 хранитс двоичное число h-1, которое присутствует на входах В элемента 40 сравнени блока 39 вы- делени заданного импульса серии. Прсле установлени потенциалов сигналом с выхода блока 16 задержки производитс опрос контрольного блока 19 сравнени и в зависимости от результатов сравнени контрольного кода с контрольного регистра 18 с кодом задержки, установленным на коммутаторе 20, формируетс один из трех возможных сигналов на выходе контрольного блока 19 сравнени , а именно Больше, Равно, Меньше, причем по сигналам Больше или Меньше, поступающим на импульсные входы вентилей 27 и 26, производитс контроль исправности контрольного коммутатора 20, программного коммутатора 8 и двоичного счетчика 7. Любой из выходных сигналов контрольного блока 19 сравнени с выхода элемента ИЛИ 21 переключает первый контрольный триггер 23, который при отсутствии сигнала с выхода контрольного блока 19 сравнени сохран ет свое исходное состо ние, сигналом с выхода элемента ИЛИ 21 производитс также установка исходного состо ни разр дов контрольного регистра 18.as a result, one is subtracted from the module recorded in the counter in accordance with the set code combination n to form the specified time delay. With the arrival of the first pulse from the master oscillator 2 to the input of the frequency divider 5 to the second control input of the block 39 for selecting a given pulse of the series and even to the single input of the locking trigger 43, this trigger is switched, as a result of the second input of the And 42 element and the control binary controlled input the counter 41 is set to the inhibitory potential, and at the control input of the comparison element 40 is the resolving potential, which permits the formation of the output signal when the binary numbers A and B are equal at the inputs of this at the same time, the binary number h-1, which is present at the inputs B of the comparison element 40, is stored in the controlled binary counter 41 until a new code combination is established on the switches of the switch and the O setting. given pulse series. After the potentials are established, a signal from the output of the delay unit 16 interrogates the comparison control unit 19 and depending on the comparison results of the control code from the control register 18 with the delay code set on the switch 20, one of the three possible signals at the output of the comparison control unit 19 is formed, and it is More, Equal, Less, and the signals More or Less, arriving at the pulse inputs of the valves 27 and 26, monitors the health of the control switch 20, the software switch ora 8 and binary counter 7. Any of the output signals of the control unit 19 for comparison with the output of the element OR 21 switches the first control trigger 23, which, in the absence of a signal from the output of the control unit 19 for the comparison, retains its original state, with a signal from the output of the element OR 21 also setting the initial state of the control register bits 18.
С приходом входного сигнала двоичный счетчик 7 начинает счет и при достижении в нем кода на единицу мен , чем код, установленный на переключател х программного коммутатора 8, на выходе элемента 40 сравнени блока 39 выделени заданного импульса серии формируетс сигнал равенства (широкий положительный импульс, длительность которого равн етс И, который формирователем 44 преобразуетс в узкий положительный импульс длительностью I мкс, что обеспечивает нормальную работу след щего триггера 33 блока 31 коррекции временной погрешности. При кодовой комбинации И 1 с приходом первого импульса, задающего генератора 2 с входа управл емого вентил 4 на нулевой вход блед щего триггера 33 переключение триггера не происходит , так как на единичном входе этого триггера под воздействием сигнала равенства элемента 40 сравнени присутствует сформированный импульс с выхода формировател 44 несколько большей длительности 1 мкс. Наличие формировател 44 обеспечивает также установку след щего триггера 33 после окончани второго цикла работы блока 31 коррекции временной погрешности.With the arrival of the input signal, the binary counter 7 starts counting and when it reaches a code per unit change than the code set on the switches of the program switch 8, an equalization signal is generated at the output of the comparison element 40 of the selection block 39 of the specified pulse series which is equal to AND, which is transformed by shaper 44 into a narrow positive pulse with a duration of I µs, which ensures the normal operation of the following trigger 33 of the time error correction block 31. With the arrival of the first pulse AND of the generator 2 from the input of the controlled valve 4 to the zero input of the paler trigger 33, the trigger does not switch since the formed pulse from the output of the driver is present at the single input of this trigger. 44 with a slightly longer duration of 1 µs. The presence of the imaging unit 44 also provides for the installation of a following trigger 33 after the end of the second cycle of operation of the time error correction block 31.
Сигнал с выхода формировател 44 поступает на третий вход блока 31 коррекции временной погрешности и через первый элемент ИЛИ 34 производит второе за цикл работы устройства задержки сигналов переключение триггера 33 в единичное состо ние, в результате через элемент И 36 разрешаетс поступление импульсов с генератора 32 импульсов высокой частоты на счетньй вход счетчика 37, который продолжает работать до тех пор пока на его выходах не установитс двоична кодова комбинаци , котора соответствует числу импульсов генератора 32 импульсов высокой частоты за период между импульсами задающего генератора 2, после чего на выходе дешифратора 38 формируетс сигнал, по которому через второй элемент ИЛИ 35 производитс установка триггера 33 в вьжодное положение в результате прекращаетс поступление импульсов с генератора 32 импульсов высокой частоты на счетный вход счетчика 37.The signal from the output of the imaging unit 44 is supplied to the third input of the time error correction unit 31 and through the first element OR 34 it produces the second one for the cycle of the signal delay device switching the trigger 33 into one state, as a result, through the element 36 it is allowed to receive pulses from the generator 32 pulses high frequencies to the counter input 37, which continues to operate until a binary code combination is established at its outputs, which corresponds to the number of pulses of the generator 32 pulses high Frequency between the pulses of the master oscillator 2, after which the output of the decoder 38 generates a signal that the trigger 33 is set to the output position through the second element OR 35 and as a result the pulses from the high frequency pulse generator 32 to the counting input of the counter 37 stop.
Сигнал с выхода дешифратора 38, поступающий на выход блока 31 коррекции временной погрешности, вл етс вторым ( точным) выходом устройства задержки сигналов, причем врем задержки на этом выходе равноThe output signal from the decoder 38, which arrives at the output of the time error correction block 31, is the second (accurate) output of the signal delay device, and the delay time at this output is
- Bbu-i- bbu-i
.А + Т (п-1) + (Т-Л) пТ, .A + T (p-1) + (TL) pT,
00
5five
00
5five
00
5five
00
5five
00
где Д - временна погрешно.сть ,обусловленна рассогласованием между пусковым импульсом и первым импульсом задающего генератора (первый цикл работы блока коррекции временной погрешности); Т - период серии импульсовwhere D is the temporal error, due to the mismatch between the starting pulse and the first pulse of the master oscillator (the first cycle of the time error correction block); T - the period of a series of impulses
с выхода блока управлени jfrom the output of the control unit j
п - требуема кодова комбинаци дл установки времени задержки;n is the required code pattern for setting the delay time;
Т(п-1) - врем до формировани выходного импульса с блока выделени заданного импульса серии; (Т-Д) - второй цикл работы блокаT (p-1) is the time before the formation of the output impulse from the selection unit of the specified impulse of the series; (T-D) - the second cycle of the unit
коррекции временной погрешностиtime error correction
Таким образом, при установке реальной кодовой комбинации п на переключател х коммутатор за счет выделени (п-1)-го импульса серии блоком 39 выделени заданного импульса серии , который используетс дл вторичного за цикл работы устройства включени блока 31 коррекции временной погрешности, на втором (точном) выходе устройства формируетс сигнал с ликвидацией погрешности Д , который равен установленному времени на задержку сигнала, т.е.Thus, when setting the actual code combination n on the switches, the switchboard by allocating the (n-1) -th pulse of the series by the selection block 39 of the specified pulse of the series, which is used for the secondary for the operation cycle of the switching device of the time error correction block 31, on the second ( the exact output of the device generates a signal with the elimination of the error D, which is equal to the set delay time of the signal, i.e.
л. l
бых 7 byk 7
При достижении в счетчике 7 кода, равного установленному на переключател х программного коммутатора 8, на выходе элемента И 9 формируетс низкий потенциал разрешающего уровн , который поступает на управл ющий вход вентил 10. На выходе вентил 10 формируетс сигнал, который подаетс на первую -выходную клемму и вл етс первьм выходньм сигналом устройства , причем величина задержки.на этом выходе равнаWhen the counter 7 reaches a code equal to that set on the switches of the program switch 8, the output potential of the element 9 9 forms a low potential level that goes to the control input of the valve 10. The output of the valve 10 generates a signal that goes to the first output terminal and is the first output signal of the device, and the delay value on this output is equal to
Г, + Д G + D
бытlife
По этому сигналу производитс установка второго контрольного триггера 25 в исходное состо ние, в результате прекращаетс поступление импульсов задающего генератора 2.на вход двоичного счетчика 7. При посту пении на импульсные входы опроса вентилей первого блока 12 передачи числа первого выходного сигнала производитс запись числа, соответствующего пр мому коду, при котором на первом выходе устройства сформировалс выходной задержанный сигнал, поступающий в контрольный регистр 18, а затем через блок задержки 16 производитс опрос контрольного блока 19 сравнени . При этом, если выходной задержанный сигнал с программируемого блока 6 задержки сформирован воврем , т.е. в соответствии с кодом, установленным на переключател х программного коммутатора 8, сигнал сбо не формируетс . При по влении на выходе контрольного блока 19 сравнени сигналов Больше или Меньше, поступающих на импульсные входы вентилей 28 и 29, формируетс сигнал сбо , сигнализирующий , что выходной сигнал сформирован раньше или позже, чем тре- бовалось по программе.Первый выходной сигнал поступает также на импульсный вход вентил 24 блока 22 формировани сигналов сбо и в случае от каза контрольного блока 19 сравнени формирует сигнал сбо , который поступает на вход индикаторного устройства 30.This signal is used to set the second control trigger 25 to its initial state, as a result, the flow of the master oscillator 2 pulses to the input of the binary counter 7 is stopped. When posting to the pulse inputs of the polling of the gates of the first transmission unit 12 the number of the first output signal, the number corresponding to direct code, in which at the first output of the device an output delayed signal is formed, which enters the control register 18, and then through the delay unit 16 the control is polled flax block 19 comparison. In this case, if the output delayed signal from the programmable delay unit 6 is formed in time, i.e. In accordance with the code set on the switches of the software switch 8, a failure signal is not generated. When a Comparison Signal 19 or Better appears at the output of the control unit 19, arriving at the pulse inputs of the gates 28 and 29, a fault signal is generated, indicating that the output signal was generated earlier or later than required by the program. The first output signal also arrives at the pulse input of the valve 24 of the signal generation unit 22 is faulty and, in the case of the kaza of the control unit 19, it generates a fault signal, which is fed to the input of the indicator device 30.
//
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU843760989A SU1215166A1 (en) | 1984-07-10 | 1984-07-10 | Device for delaying signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU843760989A SU1215166A1 (en) | 1984-07-10 | 1984-07-10 | Device for delaying signals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1215166A1 true SU1215166A1 (en) | 1986-02-28 |
Family
ID=21126806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU843760989A SU1215166A1 (en) | 1984-07-10 | 1984-07-10 | Device for delaying signals |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1215166A1 (en) |
-
1984
- 1984-07-10 SU SU843760989A patent/SU1215166A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1015491, кл. Н 03 К 5/ l3, 1983. Авторское свидетельство СССР № 1104655, кл. Н 03 Н 7/32, 1982. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3125691A (en) | Pulse strecher employing alternately actuated monostable circuits feeding combining circuit to effect streching | |
| SU1215166A1 (en) | Device for delaying signals | |
| US4263672A (en) | Apparatus for synchronization on the basis of a received digital signal | |
| SU1091306A2 (en) | Signal delay device | |
| SU1104655A2 (en) | Signal delay device | |
| SU1324091A1 (en) | Pseudorandom number generator | |
| US3343095A (en) | Edward j. brenner | |
| US2658944A (en) | Telegraph signal regenerator apparatus | |
| SU930725A1 (en) | Device for monitoring switching sensor of code combinations | |
| SU1228105A1 (en) | Device for checking pulse distributor | |
| SU1228229A1 (en) | Device for generating pulse trains | |
| SU1443155A1 (en) | Monitoring device | |
| SU1157544A1 (en) | Device for functional-parametric checking of logic elements | |
| SU942107A1 (en) | Reversible pulse distributor | |
| SU1206730A1 (en) | Arrangement for testing switching articles | |
| SU1141572A1 (en) | Code transmitter | |
| SU1101820A1 (en) | Random sequence generator | |
| SU656193A1 (en) | Arrangement for determining overshoot parameters | |
| SU1531100A1 (en) | Device for checking radioelectronic units | |
| SU1257535A1 (en) | Device for checking pulses | |
| SU1383367A1 (en) | Device for checking compare circuits | |
| SU1619277A1 (en) | Device for checking pulse trains | |
| SU1231505A1 (en) | Device for checking electronic equipment | |
| SU1307587A1 (en) | Frequency divider with variable countdown | |
| SU1203499A1 (en) | Controlled generator of pulse sequences |