SU1208552A1 - Множительно-делительное устройство - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в цифровых приборах дл  обработки результатов измерений . Цель изобретени  - расширение области применени  за счет возможности делени  меньшего числа на большее. Множительно-делительное устройство содержит генератор тактовых импульсов, делитель частоты, вычитающий счетчик, коммутаторы, два дешифратора нул , реверсивный счетчик , одновибратор и суммирующий дчет- чик. Устройство работает в режиме умножени  или делени . Режим делени  задаетс  потенциалом высокого уровн  на первом входе устройства и потенциалом низкого уровн  на втором входе устройства.Режим умножени  задаетс  потенциалом высокого уровн  на втором входе устройства и потенциалом низкого уровн  на первом входе устройства. 1 ил. i СЛ N3 О: сх СП СП IND

Description

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых приборах дл  обработки результатов измерений.

Цель изобретени  - расширение области применени  за счет возможности делени  меньшего числа на большее.

На чертеже представлена функциональна  схема устройства.

Множительно-делительное устройство содержит первый элемент И 1,- делитель 2 частоты, первьй 3 и второй 4 коммутаторы, вычитающий счетчик 5, первый дешифратор 6 нул  первьй 7 и второй 8 триггеры, группу 9 элементов И, первый суммирующи счетчик 10, генератор 1 тактовых импульсов, вход 12 режима умножени  вход 13 режима делени , пусковой вх 14, выход 15 результата, реверсивны счетчик 16, вход 17 первого операнда , одновибратор 18, второй элемент И 19, второй дешифратор 20 нул , втрой суммирующий счетчик 21, первый 22 и второй 23 элементы ИЛИ, регист 24 и вход 25 второго операнда, причем выход генератора 11 тактовых импульсов соединен с первым входом первого элемента И 1, второй вход к торого соединен с пр мым выходом первого триггера 7, а выход первого элемента И 1 соединен с информационным входом делител  2 частоты и с первыми информационными входами первого 3 и второго 4 коммутаторов, управл ющие входы делител  2 частот соединены соответственно с разр дными выходами регистра 24, входы которого соединены соответственно с входом 25 второго операнда устройства , выход делител  2 частоты соедин с вторыми информационными входами первого 3 и второго 4 коммутаторов .и с тактовым входом второго триггер 8, инверсный выход которого соедине с первым входом второго элемента ИЛИ 23, выход первого коммутатора 3 соединен со счетным входом первого суммирующего счетчика 10, разр д- ные выходы которого соединены с первыми входами элементов И группы 9, выход второго коммутатора 4 соединен со счетными входами вычитаюш,его счечика 5 и реверсивного счетчика 16, разр дные выходы которого соединены с вхрдами второго дешифратора 20 ну и, соответственно, со сдвигом на од

5 0 5 0 5 0 5 0 5

ну тетраду в сторону старших разр дов , с информационными входами вычитающего счетчика 5, разр дные выходы которого соединены с входами первого дешифратора 6 нул , входы младшей тетрады вычитающего счетчика 5 соединены с шиной логического нул , выход первого дешифратора 6 нул  соединен со счетным входом второго суммирующего счетчика 21, вторым входом второго элемента ИЛИ 23 и с первым входом первого элемента ИЛИ 22, выход которого соединен с входом одновибратора 18 и с входом разрешени  перезаписи вьтчи- тающего счетчика 5, выход второго элемента ИЛИ 23 соединен с тактовым.. входом первого триггера 7, инверсный выход которого соединен с управл ющими входами элементов И группы 9, вторые входы которых соединены с разр дными выходами второго суммирующего счетчика 21, выход второго дешифратора 20 нул  соединен с третьим входом второго элемента ИЛИ 23, выход одновибратора 18 соединен с первым входом второго элемента И 19, входом установки в единицу первого триггера 7 и входом разрешени  перезаписи делител  2 частоты, выход второго элемента И 9 соединен с входом установки в ноль реверсивного счетчика 16, пусковой вход 14 устройства соединен со вторым входом первого элемента ИЛИ 22, входами разрешени  перезаписи реверсивного счетчика 16 и регистра 24 и входами установки в ноль первого 10 и второго 21 суммирующих счетчиков и второго триггера 8, вход 13 режима делени  устройства соединен с первыми управл ющими входами первого 3 и второго 4 коммутаторов, вторым входом второго элемента И 19 и входом режима работы реверсивного счетчика 16, вход 12 режима умножени  устройства соединен с вторыми управл ющими входами первого 3 и второго 4 коммутаторов и с входом установки в ноль вычитающего счетчика, вход 17 первого операнда устройства соединен с информационным входом реверсивного счетчика 16, выходы элементов И группы 9 соединены с выходом 15 результата устройства,

. Устройство работает в режиме умножени  или делени .

Режим делени  задаетс  потенциалом высокого уровн  на входе 13 устройства и потенциалом низкого уровн  на входе 12 устройства.

Режим умножени  задаетс  потенциалом высокого уровн  на входе 12 устройства и потенциалом низког.о уровн  на входе 13 устройства.

При делении реверсивный счетчик 16 находитс  в режиме суммировани , который задаетс  уровнем логической единицы с входа 13 устройства. При умножении счетчик 5 находитс  в нулевом состо нии. В режиме делени  на первые управл ющие входы коммутаторов 3 и 4 приходит разрешающий потенциал с входа 13, и на выход коммутатора 3 проход т сигналы с выхода делител  2, а на выход коммутатора 4 - импульсы с генератора 1 1, В режиме умножени  на вторых управл ющих входах коммутаторов 3 и 4 на ходитс  разрешающий потенциал, на выход коммутатора 3 проход т импульсы с генератора 11, а на выход коммутатора 4 - сигналы с делител  2. I

Режим делени . Измерение начинаетс  в момент прихода пускового импульса на вход 14 устройства. Этот импульс сбрасьшает счетчики 10 и 21 в нулевое состо ние, в реверсивный счетчик 16 заноситс  число А, в регистр 24 - число В. В вычитающий счетчик 5 число А записьшаетс  умноженным на 10, так как младша  тетрада счетчика 5 соединена с шиной логического нул  устройства и запись происходит со сдвигом, В момент окончани  пускового импульса по его заднему фронту срабатывает одновибра- тор 18, который сбрасьшает реверсивный счетчик I6 и делитель 2 частоты в нулевое состо ние и устанавливает триггер 7 в единицу. Элемент И I открьшаетс , и импульсы с генератора 11 начинают поступать на дели - тель частоты. Коммутатор 3 начинает пропускать импульсы с делител  на счетчик 10, а коммутатор 4 - импульсы с генератора 1 1 на счетные входь счетчиков 16 и 5. В реверсивном счетчике 16 импульсы суммируютс , так как он при делении находитс  в режиме суммировани , а в вычитающем счетчике 5 вычитаютс . В момент перехода содержимого счетчика 5 через ноль, дешифратор 6 нул  вырабатьшает импульс, который переключает по счет-

1208552

ному входу триггер 7 . На выходе группы 9 элементов И по вл етс  результат вычислени .Счетчик 21 регистрирует один импульс, который означает, что 5 результат измерени  умножен на 10.

0

5

0

0

В случае, если делимое меньше делител , то содержимое вычитающего счетчика 5 перейдет через ноль раньше , чем с выхода делител  2 частоты поступит первый импульс. В момент перехода через ноль содержимого вычитающего счетчика 5 дешифратор 6 нул  формирует импульс. Этот импульс через элемент ИЛИ 22 производит за- i пись содержимого реверсивного счетчика 16, умноженного на 10, в вычитающий счетчик 5 при этом в чике 5 окахсетс  первоначальное число А, умноженное на 00) и осуществл ет сброс делител  2 частоты и реверсивного счетчика 16.

Импульсы с генератора 11 продолжают поступать на счетчики 5 и 16, содержимое вычитающего счетчика 5 ли- 5 нейно убьшает, а реверсивного счетчика 16 - возрастает. В момент перехода вычитающего счетчика 5 через ноль в реверсивном счетчике 16 находитс  первоначальное число А, умноженное на 100, а в момент перезаписи в вычитающем счетчике 5 окажетс  это число, умноженное на 1000, и т.д. Число переходов вычитающего счетчика 5 через ноль запоминаетс  в счетчике 21. В конце измерени  это число покажет, на сколько умножен результат измерени  (на 10, 100, 1000 и т.д.). Перезапись с умножением продолжаетс  до тех пор, пока содержи-, мое вычитающего счетчика 5 не станет больше числа В, в этом случае импульс с делител  2 частоты устанавливает триггер 8 в единицу, запрет с элемента ШШ 23 снимаетс , в момент перехода вычитающего счетчика 5 через ноль триггер 7 по счетному входу устанавливаетс  в ноль, и измерение заканчиваетс .

Режим умножени . Измерение начи- 0 наетс  в момент прихода- пускового импульса на вход 14 устройства. В регистр 24 и счетчик 16 занос тс  числа В и А, счетчики 10 и 21 и триггер 8 устанавливаютс  в ноль, В момент окончани  пускового импульса по его заднему фронту од- новибратор 18 формирует импульс, который устанавливает триггер 7 в еди5

0

5

ницу и сбрасьшает делитель 2 часто-- ты. Сброса реверсивного счетчика 6 не происходит так как элемент И 19 закрыт потенциалом низкого уровн  с входа 13 устройства. Элемент-И 1 от- крьшаетс  и импульсы с генератора I1 поступают на вход делител  2 частоты. Коммутатор 3 пропускает 1-1Мпульсы с генератора 1 1 на счетньп1 вход c4eT4tMa 10,, а коммутатор Д- ю-шульсы с делител  2 частоты на вход счетчика 16 (в режи1-1е умнолсе- х1и  потендиал низкого уровн  с входа 13 устройства задает в реверсивном счетчике 16 режим вычита- ни |. В момент перехода реверсивного счетчика 16 через ноль дешифратор нул  вырабатьшает импульс, которьш сбрасывает триггер 7 через открытый элемент ИЛИ 23 Измерение закан- чиваетс , и результат формируетс  ка выходе группы 9 элементов И,

Ф о р м у л а изобрети н и  

МножительнО -делитальное усгройс г- во, содержагиее. генератор тактовых 1 Гмпульсов, делитель час1 оть, зычи тающий счетчзж, первый су1--)мирлпощий счетчик, первый и рлюрой триггеры,, первьш элемент И, первый дешифратор нул , грз-ттпу элементов И н первьш и второй ко даутаторы, причем выход генератора тактовьк им-- пульсов соединен с первым входом первого элемента И,, выход которого соединен с информационным входом делител  частоть и с первыми информационными входами первого и EJTOPO™ го коммутаторов 5 тервые управл ющие входы первого н втоло; о кэммута- торов соединены с вхопэг Г reiKm- g делени  устройства,, вторые хатрзлл ю- щие входы первого и второго коммутаторов соединены с входо умно женин устройства, вторые информационные входы первого и второго коммутаторов соединены со счетнпда входом первого суммирующего счетчика, раз™ р дные которого соединены соответственно с первыми входами элементов И , вход второго коммутатора соединен со счетньп- входом вычитающего счетчржа, разр дные входы которого соединены с входами первого дешифратора нул р пр мой выход первого трнгтера соединен с вторым входом первого элемен5 И) 5 0

5

(S

та И, вход установки в ноль первого суммирующего счетчика соединен с пусковым входом устройства, отличающеес  тем, что, с . целью расширени  области применени  за счет обеспечени  возможности делени  меньшего числа на большее, в устройство введены второй суммирующий счетчик, второй дешифратор нул , второй элемент И, реверсивный счет- чик-5 регистр, одновибратор и первый и и второй элементы ИЛИ, причем пус- ,ковой вход устройства соединен с первым входом первого элемента ИЛИ, входом разрешени  перезаписи регистра, входами установки в ноль второго суммирующего счетчика, триггера и входом разрешени  перезаписи реверсивного счетчика, информационные входы которого соединены соответственно с входами первого операнда устройства , разр дные выход 1 реверсивного счетчика соединены с входами первого дешифратора нул  и с информационными входами со сдвигом на одну тетраду в сторону старших разр дов вычитающего счетчика, информационные входы младшей тетрады которого соединены с шиной логического нул  устройства, выход первого дешифратора нул  соединен со счетньсм входом второго суммирующего счетчика, с вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, второй вход которого соединен с вь ходом второго дешифратора нул , инверсный выход . второго триггера соединен с третьим входом второго элемента ИЛИ, выход которого соединен с тактовым входом первого триггера, инверсный выход ,KO4i oporo соединен с управл ющими входами элементов И группы, выход первого элемента ИЛИ соединен с входом од- новибратора и с входом разрешени  перезаписи вычитающего счетчика, выход одновибратора соединен с входом установки в единицу п ервого триггера, входом разрешени  перезаписи делител  частоты и первым входом второго элемента И, второй вход которого соединен с входом режима делени  устройства и с входом установки режима работы реверсивного счетчика выход второго элемента И соединен с входом установки в ноль реверсивного счетчика , счетный вход которого соединен с выходом второго коммутатора, разр дные выходы второго суммирующего

счетчика соединены с вторыми входами элементов И гр5тпы, вход установки в ноль вычитающего счетчика соединен с входом режима умножени  устройства,

информационные входы регистра соеди- 5 тел  частоты

Со ставитель В.Гусев Редактор ЛоВеселовска  Техред 3.Палий Корректор С.Шекмар

Заказ 289/58Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 1 13035, Москва, Ж-35, Раушска  наб., д. 4/5

Филиал ШПТ Патент, ГоУжгород, ул.Проектна , 4

нены соответственно с входами второго операнда устройства, разр дные выходы регистра соединены соответственно с управл ющими входами дбли

Claims (2)

1. Ф о р м у л а изобрете н и я
2. 2 5

   Множительно-делительное усгройсγβο, содержащее генератор тактовых импульсов, делитель частоты, вычитающий счетчик, первый суммирующий счетчик, первый и второй триггеры, 30 первый элемент И, первый дешифратор нуля, группу элементов И и первый и второй коммутаторы, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого соединен с информационным входом делителя частоты и с первыми информационными входами первого и второго коммутаторов, первые управляю- /,_{3 щие входы первого и второ;о коммутаторов соединены с входом режимэ деления устройства, вторые управляю” щие входы первого и второго коммутаторов соединены с входом режима умно,_(; жения устройства, вторые информационные входы первого и второго коммутаторов соединены со счетным входом первого суммирующего счетчика, разрядные выходы которого соединены соответственно с первыми входами элементов И группы, вход второго коммутатора соединен со счетным входом вычитающего счетчика, разрядные входы которого соединены с входа- 5 ми первого дешифратора нуля, прямой выход первого триггера соединен с вторым входом первого элемента И, вход установки в ноль первого суммирующего счетчика соединен с пусковым входом устройства, от— личающеес я тем, что, с целью расширения области применения за счет обеспечения возможности деления меньшего числа на большее, в устройство введены второй суммирующий счетчик, второй дешифратор нуля, второй элемент И, реверсивный счетчик·, регистр, одновибратор и первый и и второй элементы ИЛИ, причем пусковой вход устройства соединен с первым входом первого элемента ИЛИ, входом разрешения перезаписи регистра, входами установки в ноль второго суммирующего счетчика, триггера и входом разрешения перезаписи реверсивного счетчика, информационные входы которого соединены соответственно с входами первого операнда устройства, разрядные выходы реверсивного счетчика соединены с входами первого дешифратора нуля и с информационными входами со сдвигом на одну тетраду в сторону старших разрядов вычитающего счетчика, информационные входы младшей тетрады которого соединены с шиной логического нуля устройства, выход первого дешифратора нуля соединен со счетным входом второго суммирующего счетчика, с вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго дешифратора нуля, инверсный выход . второго триггера соединен с третьим входом второго элемента ИЛИ, выход которого соединен с тактовым входом первого триггера, инверсный выход которого соединен с управляющими входами элементов И группы, выход первого элемента ИЛИ соединен с входом одновибратора и с входом разрешения перезаписи вычитающего счетчика, выход одновибратора соединен с входом установки в единицу первого триггера, входом разрешения перезаписи делителя частоты и первым входом второго элемента И, второй вход которого соединен с входом режима деления устройства и с входом установки режима работы реверсивного счетчика выход второго элемента И соединен с входом установки в ноль реверсивного счетчика, счетный вход которого соединен с выходом второго коммутатора, разрядные выходы второго суммирующего счетчика соединены с вторыми входами элементов И группы, вход установки в ноль вычитающего счетчика соединен с входом режима умножения устройства, информационные входы регистра соеди нены соответственно с входами второ го операнда устройства, разрядные выходы регистра соединены соответст венно с управляющими входами дёли5 теля частоты»