SU1206959A1

SU1206959A1 - Преобразователь код-частота

Info

Publication number: SU1206959A1
Application number: SU843782612A
Authority: SU
Inventors: Сергей Александрович Ефимов
Original assignee: Специальное Конструкторское Бюро Вычислительной Техники Со Ан Ссср
Priority date: 1984-08-10
Filing date: 1984-08-10
Publication date: 1986-01-23

Abstract

Изобретение относитс к измерительной и вычислительной технике и может быть использовано в системах обработки и передачи информации. Изобретение позвол ет повысить точность преобразовани за счет исключени вли ни методической погрешности дискретности. Преобразователь код-частота содержит первый :И- второй регистры, первый и второй сумматоры, компаратор, блок логи- ки, шины входного кода и кода режима , вход тактирукицих импульсов, шину выхода преобразовател . Блок лопики содержит элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и триггер, 1 з.п. ф-лы, 2 ил. § (О с tsD О Од О сл со

Description

t

Изобретение относитс к измерительной и вычислительной технике и может быть использовано в системах обработки и передачи информации , а также в измерительной техг

нике в качестве формировател равномерной сетки частот.

Целью изобретени вл етс повышение точности преобразовани за .счет исключени вли ни методической погрепшости дискретности.

На фиг, 1 представлена функциональна схема преобразовател код-частота г .на фиг, 2 - схема блока логики.

Преобразователь содержит ре- тсту 1, сумматор 2, регистр 3s сумматор 4, компаратор 5, блок 6 логики, шину 7 входного кода, шину 8 режима, вход 9 тактирующих импульсов, шину 10 выхода преобразовател . Блок 6 логики содержит элемент И 11, элемент ИСКЛЮЧАКЩЕЕ ИЛИ 12 и триггер 13.

;Преобраэователь работает следую- mjiM образом.

На шину 7 подаетс входной

код N

ВЦ

а на шину 8 - код режима М.

На шине 9 действует импульсный сигнал с частотой FO 5 входной код N поступает на первый вход сумматора 2. Так тирующие импульсы поступают с ши- иы 9 с частотой о на тактирующий вход регистра 1. Входным сигналом дл сумматора 4 вл етс код регистра М. Выходной сигнал преобразовател поступает на тактирующий вход регистра 3. В обоих сумматорах 2 и 4 имеетс выход, с которого снимаетс сигнал перепо.лнени , используемый дл управлени блока 6 . Сигнал переполнени по вл етс в том слу чае, когда содержимое сумматора будет удовлетвор ть условию

(1)

где : П - разр дность регистров 1 и и сумматоров 2 и 4.

При включении питани преобразовател содержимое регистров 1 и 3 обнул етс . Тогда при.включении на выходе сумматора 2 будет нулевой код, а на выходе сумматора 4 - код равный коду режима М. Увеличение содержимого сумматора 2 происходит по мере поступлени тактирукжих км- пульсов с шины 9 на тактирующий

:2069592

вход регистра 1, При достижении такого состо ни , когда выполн етс условие

3, S2 ,

Х2)

где 5, - содержимое основного накапливающего сумматораJ Sg - содержимое дополнительного

накапливающего сумматора, на выходе , компаратора 5 по витс сигнал, поступающий на второй вход блока 6 логики. Одновременное по вление на входах блока 6 логики сигналов и отсутствие сигналов переполнени (естественное состо ние дл начала процесса) приводит к формированию на выходе блока 6 логики выходного импульса. Выходной импульс с блока 6 логики поступает на тактирующий вход регистра 3. Это приводит к увеличению содержимого сумматора 4: к текущему значению прибавл етс величина, равна коду режима М. Дальнейшее развитие процесса зависит от соотношени величин Мин. Если 2 - 2 , то процесс будет повтор тьс описанным образом до тех 62 2 что приведет к формированию импульса переполнени , который поступает на первый вход блока 6 логики. Этот импульс блокирует формирование выходных «мпульсов преобразовател (выход блока 6 логики), до тех пор, пока не по витс импульс переполнени с сумматора 2. Во врем блокирующего действи импульса переполнени сумматора 4 содержимое сумматора 2 продолжает увеличиватьс за счет поступающих на тактовый вход регистра 1 импульсов. Поступающие в это врем на блок 6 логики сигналы с компаратора 5 блокируютс импульсом переполнени сумматора 4, Формирование выходных ,импульсов не происходит. Как только на выходе переполнени сумматора 2 по вл етс сигнал, свидетельствующий о выполнении неравенства (1}, блокирую- ш;ее действие сигнала переполнени сумматора 2 заканчиваетс (хот сам сигнал переполнени может присутствовать ) ,

После сн ти блокировки импульсом переполнени сумматора 2 импульсы , по вл ющиес по условию (2) на выходе компаратора 5, поступают на блок 6 логики и формируют в,ыходной

3

сигнал преобразовател . Этот выходной сигнал вновь измен ет содержимое дополнительного накапливающего сумматора 4 и цикл вновь повтор етс .

Claims

Формула изобретени

Преобразователь код-частота, содержащий два регистра и первый сумматор, первые входы которого подключены к шине входного кода, вторые входы - к выходам первого регистра, тактирующий вход которого соединен с входом тактовых импулсов , отличающийс тем, что,- с целью повьшени точности за счет исключени вли ни методической погрешности дискретности, в него введены компаратор, второй сумматор и блок логики, выход которого подключен к тактирующему входу второго регистра и выходу преобразовател , первый вход блока логи ки соединен с выходом переполнени второго сумматора, второй - с выходом компаратора, третий - с выходом переполнени первого сумматора, а

069594

четвертый - с входом тактовых импульсов , входы первого регистра подключены к выходам первого Сумматора , выходы - к первым входам 5 . компаратора, вторые входы которого объединены с входами второго регистра и подключены к выходам второго сумматора, первые вхЪды которого соединены с шиной кода режима, to 3 вторые - с выходами второго регистра .
2. Преобразователь по п.1, о т - личающийс тем, что блок

15 логики содержит злемент И, элемеит ИСКЛЮЧАЮЩЕЕ ИЛИ и триггер, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с первым вхо20 дом блока логики, а выход --с, инверсным входом элемента И, первый вход которого подключен к второму входу блока логики, а второй - к четвертому входу блока логики, выход элемен25 та И соединен с выходом блока логики и В -входом триггера, С -вход которого подключен к третьему входу блока логики.

Г

Редактор Л.Гратилпо

Составитель О.Тюрина Техред А.Бабинец

Заказ 8734/59 Тираж 818Подписное

ВНИИПИ Государственного ко1иитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб,, д.4/5

Филиал ШШ Патент, г.Ужгород, ул.Проектна ,4

Фиг.2

Корректор Г.Решетник