SU1198513A1

SU1198513A1 - Device for multiplying binary-coded decimal digits

Info

Publication number: SU1198513A1
Application number: SU833610932A
Authority: SU
Inventors: Лилия Александровна Глухова; Анатолий Тимофеевич Пешков
Original assignee: Минский радиотехнический институт
Priority date: 1983-06-27
Filing date: 1983-06-27
Publication date: 1985-12-15

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВОИЧНО-ДЕСЯТИЧНЫХ ЦИФР, содержащее матрицу элементов И, блок анализа , блок сумматоров и кодопреобразователь , причем блок анализа содержит четыре элемента ИЛИ, блок сумматоров содержит одноразр дные сумматоры, полусумматоры и элемент ИЛИ, кодопреобразователь содержит три трехразр дных двоичных сумматора , восемь элементов И и четыре элемента ИЛИ, причем первые входы элементов И i-и строки матрицы (i J,...,4) соединены с входом 1-го разр да первого операнда устройства , вторые входы элементов И J-ro столбца матрицы (j 1,...,4) соединены с входом j-го разр да второго операнда устройства, первый и второй входы первого элемента ИЛИ блока анализа соединены с выходами первого элемента К второй строки матрицы и второго элемента И первой строки матрицы соответственно , первый и второй входы второго элемента ИЛИ блока анализа соединены с выходами второго элемента И второй строки матрицы и третьего элемента И первой строки матрицы соответственно, первый и второй входы третьего элемента ИЛИ блока анализа соединены с выхода- ми первого элемента И четвертой строки матрицы и второго элемента И третьей строки матрицы соответственно , первый, и второй входы четвертого элемента ИЛИ блока анализа соединены с выходами третьего элемента И второй строки матрицы и четвертого элемента. И первой строки матрицы соответственно, выход четвертого элемента И четвертой строки матрицы подключен к первому входу первого полусумматора блока сумматоров , выход третьего элемента И четвертой строки матрицы под (Л ключен к первому разр дному входу первого одноразр дного сумматора блока сумматоров, выход переноса первого одноразр дного сз мматора блока сумматоров подключен к входу переноса второго одноразр дного сумматора блока сумматоров, первый разQO 00 01 р дный вход второго одноразр дного сумматора блока сумматоров.подключен к выходу суммы третьего одноразр дного сумматора блока суммаСАЭ торов, первый разр дный вход третьего одноразр дного сумматора блока сумматоров подключен к выходу второго элемента И четвертой строки мат- . рицы, первый разр дный вход и вход переноса четвертого одноразр дного сумматора блока сумматоров соединены соответственно с выходами переноса третьего и второго одноразр дных сумматоров блока сумматоров-, выход переноса п того одноразр дного сумматора блока сумматоров соединен сA DEVICE FOR MULTIPLICATION OF BINARY-DECIMAL DIGITAL, containing a matrix of elements AND, an analysis block, a block of adders and a code converter, the analysis block contains four elements OR, the block of adders contains single-digit adders, half-summers and the element OR, the code converter contains three three-digit double adders AND elements and four OR elements, the first inputs of the AND elements and the matrix rows (i J, ..., 4) are connected to the input of the 1st bit of the first operand of the device, the second inputs of the AND elements of the J column of the matrices s (j 1, ..., 4) are connected to the input of the j-th bit of the second operand of the device, the first and second inputs of the first element OR of the analysis block are connected to the outputs of the first element K of the second row of the matrix and the second element And the first row of the matrix, respectively, the first and second inputs of the second element OR of the analysis unit are connected to the outputs of the second element AND the second row of the matrix and the third element AND the first row of the matrix, respectively, the first and second inputs of the third OR element of the analysis unit are connected to the outputs of the first element AND the fourth the second row of the matrix and the second element AND the third row of the matrix, respectively, the first and second inputs of the fourth element OR of the analysis unit are connected to the outputs of the third AND element of the second row of the matrix and the fourth element. And the first row of the matrix, respectively, the output of the fourth element And the fourth row of the matrix is connected to the first input of the first half-adder of the adder block, the output of the third element AND the fourth row of the matrix under (L is connected to the first discharge input of the first one-bit adder of the adder block, output transfer of the first one-bit cz mmator block adders connected to the transfer input of the second one-digit adder block adders, the first time QO 00 01 red input of the second one-digit adder block adders. podkl The unit is connected to the output of the sum of the third one-digit adder of the sumAE tori block, the first bit input of the third one-bit adder of the block of adders is connected to the output of the second element And the fourth row of the matrix, the first bit input and transfer input of the fourth one-bit adder of the adder block are connected respectively with the outputs of the transfer of the third and second one-digit adders of the block of adders, the output of the transfer of the fifth one-digit adder of the block of adders is connected to

Description

первым разр дным входом шестого од поразр дного сумматора блока cyMMaторов , второй разр дный вход шестог одноразр дного сумматора блока cyi-f маторов соединен с выходом первого элемента ИЛИ блока анализа, входы элемента ИЛИ блока сумматоров соеди нены с выходам переноса шестого од-норазр дного с,гмматора блока сумма торов и выходом первого элемента И первой строки матри)цы, второй вход первого полусумматора блока сумма торов подключен к входу четвертого разр да третьего операнда устройств первый разр дный вход п того одно разр дного сумматора блока сумматор подключен к выходу второго элемента ШШ блока анализа, выходы элемен. та ШМ и шестого одноразр дного сум матора блока сумматоров соединены с входами первого и второго разр дов первого трехразр дного двоичног сумматора кодопреобразовател , вы-ходы первого и второго элементов И кодопреобразовател соединены соот ветственно с первым и вторым входами первого элемента ИЛИ кодопреобразовател , выходы третьего и четве того элементов И кодопреобразовател подключены соответственно к перв му и второму входам второго элемента ИЛИ кодопреобразовател , выход первого элемента ШШ кодопреобразов . тел соединен с третьим входом втор го элемента ИЛИ кодопреобразовател выход второго элемента ШШ кодопреобразовател подключен к входу третьего разр да второго трехразр дног двоичного сумматора кодопреобразова тел , выходы разр дов второго трех- разр дного двоичного сумматора кодо преобразовател подключены к входам соответствующих разр дов третьего трехразр дного двоичного сумматора кодопреобразовател , выходы разр дов третьего трехразр дного двоичного сумматора кодопреобразовател подключены соответственно к выходам разр дов с п того по седьмой результата устройства, выход суммы первог полусумматора блока сумматоров соединен с выходом восьмого разр да результата устройства, выход первого разр да второго трехразр д- него двоичного сумматора кодопреобразовател подключен к первым входам п того и шестого элементов И кодопр образовател , выходы второго и третьего разр дов второго трехразр дно 13 го двоичного сумматора кодопреобразовател соединен с вторыми входами соответственно п того и шестого элементов И кодопреобразовател , выходы п того и шестого элементов И кодопреобразовател соединены соответственно с первым и вторым входами третьего элемента ИЛИ кодопреобразовател , о. тлич-ающеес тем, что, с целью повъпиени быстродействи , в блок анализа введены элементы И, НЕ и четыре элемента ИЛИ, в кодопреобразователь введены три элемента НЕ, дев тый элемент И и п тый элемент ИЛИ, причем выход первого элемента И первой строки матрицы соединен с третьим входом первого и первым входом п того элементов ИЛИ блока анализа, выход первого элемента И второй строки матрицы соединен с пердыми входами первого и второго элементов И и входом первого элемента НЕ блока анализа, выход второго элемента И первой строки матрицы соединен с третьим входом третьего и первым входом шестого элементов ИЛИ блока анализа, выход первого элемента И третьей строки матрицы соединен с вторым входом первого . и первым входом третьего элементов И и входом второго элемента НЕ блока анализа, выход четвертого элемента И третьей строки матрицы подключен к первому входу седьмого эле- . мента ИЛИ блока анализа, выход третьего элемента И первой строки матрицы подключен к вторым входам п того и седьмого элементов ИЛИ блока анализа, третьи входы второго и четвертого элементов ИЛИ блока анализа соединены с выходом первого элемента И блока анализа, выход второго элемента И второй строки матрицы соединен с первым входом восьмого элемента ИЛИ блока анализа, вторые входы шестого и восьмого элементов ИЛИ блока анализа соединены с выходом третьего элемента И блока анализа, выход третьего элемента И третьей строки матрицы соединен с третьим входом шестого элемента ИЛИ блока анализа, четвертые входы четвертого и шестого элементов ШШ блока анализа соединены с выходом второго элемента И блока анализа, выходы первого и второго элементов НЕ блока анализа соединены с вторыми входами соответственно третьего и второго элементов И блока анализа.the first bit input of the sixth one-bit adder of the cyMMator block, the second bit input of the six-bit single-bit adder of the cyi-f block of mators is connected to the output of the first OR element of the analysis unit; the inputs of the OR element of the adder block are connected to the sixth one-digit transfer outputs gmmator block sum of the tori and the output of the first element And the first row of the matrix, the second input of the first half block block sum of the tori is connected to the input of the fourth bit of the third operand of devices the first bit input of the fifth one bit sum Ator adder block connected to the output of the second member Hilti analysis unit, the outputs of elements. This CMM and sixth one-bit summatter of the block of adders are connected to the inputs of the first and second bits of the first three-digit binary adder of the code converter, the outputs of the first and second elements And the code converter, respectively, are connected to the first and second inputs of the first element OR code converter, and the outputs of the third and second modules the fourth element AND the code converter are connected respectively to the first and second inputs of the second element OR the code converter, the output of the first element of the NW code converters. The body is connected to the third input of the second element OR of the code converter The output of the second element of the code converter 15 is connected to the input of the third bit of the second three-bit binary adder code converter, the bits of the second three-bit binary adder of the third code bit are connected to the inputs of the corresponding bit of the third three-bit binary adder code converter, the outputs of the bits of the third three-bit binary adder code converter connected respectively to the outputs of times a row from the fifth to the seventh result of the device, the output of the sum of the first half-adder of the block of adders is connected to the output of the eighth digit of the result of the device, the output of the first discharge of the second three-digit binary adder of the code converter is connected to the first inputs of the fifth and sixth elements AND the coder of the generator, the outputs of the second and third bits of the second three-bit 13th binary adder of the code converter are connected to the second inputs of the fifth and sixth elements of the code converter, the outputs of the fifth and sixth kodopreobrazovatel th elements and connected respectively to first and second inputs of the third OR gate kodopreobrazovatel about. The difference is that, in order to improve speed, the elements AND, NOT and four OR elements are entered into the analysis unit, three NOT elements are entered into the code converter, the ninth AND element and the fifth OR element are entered, and the output of the first element AND the first row of the matrix connected to the third input of the first and first input of the fifth OR element of the analysis unit, the output of the first element AND the second row of the matrix is connected to the first inputs of the first and second AND elements and the input of the first element NOT of the analysis unit, the output of the second element AND the first row of the matrix Inonii to a third input of the third and the first input of the sixth OR element analysis unit, an output of the first element and the third row of the matrix is connected to a second input of the first. and the first input of the third element AND and the input of the second element NOT of the analysis unit, the output of the fourth element AND the third row of the matrix is connected to the first input of the seventh ele. OR of the analysis block, the output of the third element AND the first row of the matrix is connected to the second inputs of the fifth and seventh elements OR of the analysis block, the third inputs of the second and fourth elements OR the analysis block are connected to the output of the first element AND the analysis block, the output of the second element AND the second row of the matrix connected to the first input of the eighth element OR analysis unit, the second inputs of the sixth and eighth elements OR analysis unit connected to the output of the third element AND analysis unit, the output of the third element AND the third row of the matrix dinene with the third input of the sixth element OR analysis block, the fourth inputs of the fourth and sixth SHS elements of the analysis block are connected to the output of the second element AND analysis block, the outputs of the first and second elements of the NOT analysis block are connected to the second inputs of the third and second elements AND analysis block, respectively.

выход четвертого элемента И второй строки матрицы соединен с третьим входом п того элемента ИЛИ блока анализа, в блоке сумматоров выход переноса первого полусумматора соединен с входом переноса седьмого одноразр дного сумматора, выход переноса которого соединен с входом переноса восьмого одноразр дного сумматора , выход переноса которого соединен с входом переноса дев того .одноразр дного сумматора, выход переноса которого соединен с в переноса дес того .одноразр дного сумматора , выход переноса которого соединен с входом переноса шестого одноразр дного сумматора, вход переноса п того одноразр дного сумматора соединен с выходом переноса второго полусумматора, первый разр дный вход дес того одноразр дного сумматора соединен с выходом суммы п того одноразр дного сумматора, второй разр дный вход дес того одноразр дного сумматора соединен с выходом перенос четвертого одноразр дного сумматора, выход суммы которого соединен с первым разр дным входом дев того одноразр дного- сумматора, выходы суммы первого и второгоодноразр дных сумматоров соединены с первыми разр дными входами соответственно седьмого , и восьмого одноразр дных сумматоров , выход первого элемента И третьей строки матрицы соединен с вторым разр дным входом п того одноразр дного сумматора блока сумматоров, выходы третьего и четвертого элементов ИЛИ блока анализа подключены соответственно к. входам второго полусумматора блока сумматоров, выход суммы Которого соединен с вторым раз р дным входом четвертого одноразр дного сумматора блока сумматоров, выход второго.элемента И второй строки матрищл соединен с вторым разр дным входом третьего одноразр дного cyi матора блока сумматоров, выходы шестого и седьмого элементов ИЛИ блока анализа соединены с вторыми разр дными входами соответственно второго t и первого одноразр дгалх сумматоров .блока сумматоров, вторые разр дные входы дев того, восьмого и седьнего одноразр дных сумматоров блока сумматоров подключены к входам соот ветственно первого, второго и третьего разр дов третьего операнда устройства , выходы п того и восьмогоthe output of the fourth element And the second row of the matrix is connected to the third input of the fifth element OR of the analysis unit; in the block of adders, the transfer output of the first half adder is connected to the transfer input of the seventh one-digit adder, the transfer output of which is connected to the transfer input of the eighth one-digit adder, the transfer output of which is connected with the transfer input of the ninth. one-digit adder, the transfer output of which is connected to the transfer of the tenth one-digit discharge adder, the transfer output of which is connected to the input of the wasp of the sixth one-bit adder, the transfer input of the fifth one-digit adder is connected to the transfer output of the second half-adder, the first digit input of the tenth one-digit adder is connected to the output of the sum of the fifth one-digit adder, the second digit input of the ten one-digit adder is connected to the output of the transfer of the fourth one-bit adder, the output of the sum of which is connected to the first bit input of the ninth one-bit adder, the outputs of the sum of the first and second one-digit adders are connected to The first bit inputs of the seventh and eighth one-digit adders, respectively, the output of the first element AND the third row of the matrix are connected to the second bit input of the fifth one-digit adder of the adder unit, the outputs of the third and fourth elements OR of the analysis unit are connected respectively to the inputs of the second half-adder adders, the output of the sum of which is connected to the second time input of the fourth one-digit adder of the block of adders, the output of the second element And the second row of the matricles is connected to the second the bit input of the third one-digit cyi matrix of the block of adders, the outputs of the sixth and seventh elements OR of the analysis block are connected to the second bit inputs of the second t and the first one-bit diggers of adders, the second bit of the ninth, eighth and seventh one-bit adders the block of adders are connected to the inputs of the first, second and third bits of the third operand of the device, respectively, the outputs of the fifth and eighth

85138513

элементов ИЛИ блока анализа соединены с входами переноса соответственно третьего и первого одноразр дных сумматоровблока сумматоров, в кодопреобразователе выход седьмого элемента И соединен с третьим входом первого элемента ИЛИ, выход которого соединен с первым входом четвертого элемента ИЛИ и входом первого элемента НЕ, выход которого подключен к первым входам третьего и четвертого элементов И, выходы которых соединены со.ответственно с входом второго разр да второго трехразр дного двоичного сумматора и входом второго элемента НЕ, выход которого подключен к первому входу восьмого элемента И, второй вход которого соединен с входом переноса первого трехразр дного двоичного сумматора и выходом третьего элемента ИЛИ, третий вход которого подключен к выходу переноса второго трехразр дно- го двоичного сумматора, выход п то- го элемента ИЛИ подключен к вторым входам третьего и четвертого элементов И, третьи входы которых соеди- . нены соответственно с выходом и вхо- дом третьего элемента НЕ, выход дев того элемента И подключен к входу , третьего элемента НЕ, второй вход четвертого элемента ИЛИ подключен к выходу четвертого элемента И, а . выход - к входу третьего разр да первого трехразр дного двоичного сумматора, выход переноса второго полусумматора блока сумматоров соединен с первыми входами первого и второго элементов И и п того элемента ИЛИ кодопреобразовател , выход переноса четвертого одноразр дного сумматора блока сумматоров соединен с вторым входом первого элемента И, первым входом седьмого элемента И и вторым входом п того элемента ИЛИ кодопреобразовател , выход переноса дев того одноразр дного сумматора блока сумматоров соединен с вторыми входами второго и седьмого элемен- ToiB И и третьим входом п того элемента ИЛИ кодопреобразовател , выход суммы дес того одноразр дного сумматора блока сумматоров соединен с входом третьего разр да первого трехразр дного двоичного сумматора кодопреобразовател , выходы суммы дев того , восьмого и седьмого одноразр дных сумматоров блока сумматоров соединены соответственно с входамиthe OR elements of the analysis unit are connected to the transfer inputs of the third and first one-bit adders of the adders, in the code converter, the output of the seventh element AND is connected to the third input of the first OR element, the output of which is connected to the first input of the fourth OR element and the input of the first element NOT whose output is connected to the first inputs of the third and fourth elements And, the outputs of which are connected respectively to the input of the second bit of the second three-bit binary adder and the input of the second element that is NOT, the output of which is connected to the first input of the eighth element I, the second input of which is connected to the transfer input of the first three-digit binary adder and the output of the third element OR, the third input of which is connected to the transfer output of the second three-bit binary adder element OR is connected to the second inputs of the third and fourth elements AND, the third inputs of which are connected. They are not correspondingly with the output and input of the third element NOT, the output of the ninth element AND is connected to the input, the third element is NOT, the second input of the fourth element OR is connected to the output of the fourth element AND, a. the output to the input of the third bit of the first three-bit binary adder, the transfer output of the second half-adder of the block of adders is connected to the first inputs of the first and second elements AND of the fifth element OR of the code converter, the transfer output of the fourth one-digit adder of the block of adders is connected to the second input of the first element AND , the first input of the seventh element AND and the second input of the fifth element OR code converter, the output of the transfer of the ninth one-bit adder of the block of adders is connected to the second inputs of the second and the seventh element ToiB And and the third input of the fifth element OR code converter, the output of the sum of the tenth one-digit adder of the block of adders is connected to the input of the third bit of the first three-digit binary adder of the code converters, the outputs of the sum of the ninth, eighth and seventh one-digit adders of the adder block connected respectively to the inputs

первого, второго и третьего разр дов второго трехразр дного двоичного сумматора и входами дев того элемента И кодопреобразовател , выход восьмого элемента И кодопреобразовател соединен с входами второго и третьего разр дов третьего трехраз Аthe first, second and third bits of the second three-bit binary adder and the inputs of the ninth element AND the code converter, the output of the eighth element And the code converter is connected to the inputs of the second and third bits of the third three times A

р дного двоичного сумматора кодопре-образовател , выход переноса и выхо ды разр дов первого трехразр дного двоичного сумматора соединены с вьпкодами разр дов с первого по четвертый результата устройства .The code binary generator adder, the transfer output and the bit output of the first three-bit binary adder are connected to the codes of the bits one through four of the device.

1one

Изобретение относитс к вычислиThe invention relates to computing

тельной технике, предназначено дл умножени двоично дес тичных цифр, представл,енных кодом , и прибавлени дес тичного переноса, и .может примен тьс в быстродействующих вычислител х.This technique is intended to multiply binary decimal digits represented by a code and add tenth transference, and can be used in high-speed calculators.

Цель изобретени повьшение быстродействи .The purpose of the invention is to improve speed.

На фиг. I представлена структурна схема устройства; на фиг, 2 функциональна схема матрицы эле ментов И; на фиг. 3 функциональна схема блока анализа; на фиг. 4 функциональна схема блока сумматоров ; на фиг. 5 - функциональна схема кодопреобразовател .FIG. I presents a block diagram of the device; FIG. 2 is a functional diagram of the matrix of elements AND; in fig. 3 functional block diagram analysis; in fig. 4 is a functional block adders circuit; in fig. 5 - functional scheme of the code converter.

Устройство (фиг. 1) содержит матрицу 1 элементов И, блок 2 анализа, блок 3 сумматоров, кодопреобразователь 4, входы 5 первого операнда, входы 6 второго операнда, входы 7 третьего операнда и выходы В результата .The device (Fig. 1) contains a matrix of 1 elements And, a block 2 of analysis, a block 3 of adders, a code converter 4, inputs 5 of the first operand, inputs 6 of the second operand, inputs 7 of the third operand and outputs B of the result.

Матрица 1 (фиг. 2) содержит элементы И 9-24, входы которых подключены к входам 25-28 разр дов первого операнда, входам 29-32 разр дов второго операнда, а выходы соединены с выходами 33-48 матрицы 1.The matrix 1 (Fig. 2) contains elements AND 9-24, the inputs of which are connected to the inputs 25-28 of the bits of the first operand, the inputs 29-32 of the bits of the second operand, and the outputs are connected to the outputs 33-48 of matrix 1.

Блок 2 (фиг. 3) содержит элементы ИЛИ 49-56, И 57-59, НЕ 60 и 61, выходы которых соединены с выходами 62-69 блока 2.Block 2 (Fig. 3) contains the elements OR 49-56, AND 57-59, NOT 60 and 61, the outputs of which are connected to the outputs 62-69 of block 2.

Блок 3 (фиг. 4) содержит полусум маторы 70 и 71, одноразр дные сумматоры 72-81, элемент ИЛИ 82, входы которых соединены с выходами матрицы 1, блока 2 и входами 83-86 разр дов третьего операнда, а выходы соединены с выходами 87-96 блока 3.Block 3 (Fig. 4) contains half-volume mathors 70 and 71, one-digit adders 72-81, element OR 82, the inputs of which are connected to the outputs of the matrix 1, block 2 and the inputs of 83-86 bits of the third operand, and the outputs are connected to the outputs 87-96 block 3.

Кодопреобразователь 4 (фиг. 5) содержит элементы И 97-105, ИЛИ 106110 , НЕ 111-113, трехразр дные двоичные сумматоры 114, 115 и 116. Сумматор 1Г4 содержит полусумматоры I17 и 118 и одноразр дный сумматор 119. Сумматор 115 содержит полусумматор 120, одноразр дный сумматор 121 и полусумматор 122. Сумматор 116 содержит полусумматор 123, одноразр дный сумматор 124 и полусумматор 125.Code converter 4 (FIG. 5) contains AND 97-105, OR 106110, HE 111-113 elements, three-bit binary adders 114, 115, and 116. The 1G4 adder contains I17 half-summers and 118 one-bit adder 119. The adder 115 contains half-hours 120 , a one-digit adder 121 and a half-adder 122. The adder 116 contains a half-adder 123, a one-off adder 124 and a half-adder 125.

Выходы сумматоров 114 и 116 и полусумматора 70 соединены с выходами 126-133 разр дов результата.The outputs of the adders 114 and 116 and the half adder 70 are connected to the outputs 126-133 of the result bits.

Устройство работает следуюпщм образом .The device works as follows.

На входы 5, 6 и 7 подаютс значе- 5 ни трех, операндов (цифра множимого а, цифра множител и цифра входного переноса Pg P,P2P ) в двоично дес тичном коде 8-4-2-1. При этом срабатывают соот- 0 ветствующие элементы И 9-24 матрицы 1 и формируют соответствующие значени С у (1 1, 2, 4, 8 - значени весов разр дов входов 5; 1 1, 2, 4, 8 - значени весов разр дов вхо- 5 дов 6 .The inputs 5, 6 and 7 are given the values of 5, the three operands (the digit of the multiplicand a, the multiplier and the digit of the input carry Pg P, P2P) in the binary decimal code 8-4-2-1. In this case, the corresponding elements AND 9-24 of matrix 1 are triggered and the corresponding values of C y are generated (1 1, 2, 4, 8 — values of the weights of the bits of the inputs 5; 1 1, 2, 4, 8 — values of the weights of the bits Entry 5 of 6.

Перед сложением, полученных в матрице 1 значений двоичных произведе-Before addition, the values of binary products obtained in the matrix 1

НИИ в блоке 2 осуществл етс формирование кодов неполной коррекцииSRI in block 2 is carried out the formation of codes of incomplete correction

0 кратных множимого. Формирование кодов коррекции выполн етс частично исход из возможности их учета на сумматорах блока 3, осуществл ющих сложение двоичных частичных проиэ-0 multiples of the multiplicand. The formation of correction codes is partially performed on the basis of the possibility of taking them into account on the block 3 adders, which perform the addition of binary partial processors.

5 ведений. Окончательна коррекци кратных и результата, осуществл етс в кодопреобразователе 4.5 concepts. The final correction of multiples and the result is carried out in code converter 4.

Дл определени кодов коррекцииTo determine the correction codes

с весом 2 необходимо получить ко0 и К44УК ц, где K(|-,g with a weight of 2, it is necessary to obtain ko0 and K44UK c, where K (| -, g

а but

КTO

4« Ягз4 "Yagz

Csi, КCsi, K

вгvg

44 044. Значение К v формируетс элементами НЕ 60, И 59, ИЛИ 56 и поступает на выход 68 блока 2. 3 Значение С..vKj2 получаетс на выходе элемента 1ШИ 55 и поступает на выход 69 блока 2. Дп определени кодов коррекции с весом 4 необходимо получить ко ды с V % V K,g, С, V K(4-)gV К(-,„ Д %)8 а 4 48 28, Kgj Cg, % Cyg, Kg Cg4. Значение 41)8 Ф Р ЧРУЕтс элементами HE 61 . и И 58, значение K/,j элемента ми НЕ 60 и И 59, а логическа сумма 22 8 («))8 образуетс на выходе элемента ИЛИ 53 и поступает на выход 66 блока 2. Логическа сумма C4i KgjVCgg образуетс эле- ментом ИЛИ 54 и поступает на выход блока 2. В качестве кода К., используетс значение С, Дп определени кодов коррекции с весом 8 необходимо сформировать 81 С V ) К 84 (где .,jg а4 azbg , %) Логическа сумма обра зуетс элементом ИЛИ 52 и поступает на выход 64 блока 2. образует- с элементом И 57. Логическа сумма %2) эле ментом ИЛИ 51 и поступает, на выход 65 блока 2. Дп определени кода коррекции с весом 16 необходимо сформироват С. V С V К/42)8 ° осуществл етс с помощью элементов И 57 и ИЛИ 50 и подаетс на выход 63 блока 2. Логическа сумма С, v Ci-vK.., от то о необходима дл определени кода коррекции с весом 32, формируетс элементом ИЛИ 49 и поступает на вь ход 62 блока 2. На входы блока 3 поступают вз ты с соответствующими весами коды С , 12 ф гг 88 выходов матрицы 1 и соответствующие по весу коды коррекции, выработанные блоком 2. С входов 83-86 поступают значени разр дов третьего операнда (цифры входного переноса ). В результате су мировани на выходах 87-89, 93-96 блока 3 формируютс двоичные разр ды с весами 64, 32, 16, 8, А, 2, 1 частично скорректированного произведени D ( d, d g d ( d2 d j дес тичных цифр множимого и множител с учетом вход ного переноса 1 1-1 ч A.mod2; d2 ({ C. п (4г)/ + РТ. + П) 2 Аг mod 2; 13 d ((С (C,VK,,vK,g) + ( K,v + n) mod 2 A mod 2 dj (((Cj, %1)(„,„) + + (C,, V ) + Pg + RgMod 2 Ag mod 4,1- «,, (C 44 K(a,/ mod 2 A,,mod2 ) ) + 2 32 ((,gVKg V° 2; где Pp значение двоичного разр да с весом 1 двоично-дес тичной цифры входного переноса Р; . количество двоичных переносов с весом С возникающих при двоичном суммировании разр дов с весом f/2 кратных множимых ( т 2 , 01 2h П .Г; ,.. ., ;, 11 -, JJJ- ( I f J г подмодульное соотношение, определ ющее значение d, остаток от делени числ А А mod2 на два; 1АШГ„ J 2 L цела часть от делени числа А -у на два. На выходы 90-92 поступают межтетрадные переносы, сформированные в блоке 3. Значени данных переносов необходимы дл коррекции полученного на выходе блока 3 произведени D. Правило коррекции результата j) двоичного суммировани кратных можно представить в виде: Г D, если П О , D { D+6, если П-, 1 ; 1 D+12, если П 2 Кодопреобразователь 4 работает в соответствии с этим выражением. Три старших разр да младшей тетрады D поступают на входы сумматора 115, три старших разр да - на входы сумматора 114. Если П О, тона выходах элементов 97-101, 06-109 прйсутст- : взпот сигналы О. Поэтому в сумматоторе 115 младша тетрада D произведени D не измен етс . С помощью элементов И 103 и 104 и ИЛИ ПО анализируетс , не вл етс ли комбинаци на выходах сумматора 1I5 запрещенной дл кода 8-4-2-1. Если запрещенна комбинаци имеет место, то на выходах элемента И 103 или элемента И 104 и соответственно на выходах элементов ШШ 110 и И 105 по вл етс 1. с выхода элемента ИЛИ 110 I поступает на вход переноса сумматора 114, значение в котором, а значит значение старшей тетрады произведени D увеличиваетс на единицу С выхода элемента И 105 I поступает на входы сумматора 116, зна чение которого, а следовательно, мпадша тетрада D, увеличиваетс на шесть. Если Il,j 1 {единица на одном из выходов 90-92 блока 3), то на выходах элементов И 97-99, ИЛИ 107 .присутствуют сигналы О, на выходах элементов ИЛИ 106 и НЕ 1I1 - I. С помощью элемента И 102 анализируетс значение младшей тетрады D на код 1110 (14) или МП (15 Если мпадша тетрада D отлична от данного значени , то на выходе элемента И 02 присутствует О, на выходе НЕ 112 - I. Поэтому срабатьшают элементы И 100, ИЛИ 108 и в сумматоре П5 к мпадшей тетраде D прибавл етс код 6 (0110). С по мощью элементов И 103, 104, ИЛИ ПО полученна сумма ан.ализируетс на запрещенную дл кода 8-4-2-1 Kotfбина11Ию . При ее наличии или при по влении на Еыходе сумматора 115 еди ничного значени П 1 по вл етс на выходах элементов ИЛИ ПО, И 105 котора поступает на вход переноса сумматора П4, а младша тетрада произведени , сформированна иа вых дах сумматора П 5, в сумматоре 116 увеличиваетс на 6, Если значение младшей тетрада D равно П10 (14) или ПП (15), то на выходе элемента И 102 по вл етс 1, на выходе НЕ П2 - О. Поэтому срабатывают элементы И 01, ИЛИ 108 и 109. На выходе элемента НЕ 113 по вл етс О. Это вызывает прибавление к произведению D, сформированному на выходах 87-89,44 044. The value of K v is formed by the elements NOT 60, AND 59, OR 56 and arrives at the output 68 of block 2. 3 The value of C..vKj2 is obtained at the output of the element 1 or 55 and arrives at the output 69 of block 2. Dp of determining the correction codes with weight 4 it is necessary to obtain codes with V% VK, g, C, VK (4-) gV K (-, D%) 8 a 4 48 28, Kgj Cg,% Cyg, Kg Cg4. The value 41) 8 F P CHRONETS with elements HE 61. And AND 58, the value of K /, j elements are NOT 60 and And 59, and the logical sum 22 8 (")) 8 is formed at the output of the element OR 53 and arrives at the output 66 of block 2. The logical sum C4i KgjVCgg is formed by the element OR 54 and arrives at the output of block 2. As the code K., the value C, Dp is used to determine correction codes with a weight of 8 it is necessary to form 81 С V) К 84 (where., Jg а4 azbg,%) Logical sum is formed by the element OR 52 and arrives at the output 64 of the block 2. forms, with the element AND 57. The logical sum% 2) of the element OR 51 and enters, at the output 65 of the block 2. Dp code definition The corrections with a weight of 16 must be formed. C. V C V C / 42) 8 ° is carried out using the elements AND 57 and OR 50 and fed to the output 63 of block 2. The logical sum C, v Ci-vK .., from what is required to determine the correction code with a weight of 32, the element OR 49 is formed and enters the course 62 of block 2. At the inputs of block 3, the codes C, 12 l yy 88, the outputs of matrix 1 and the corresponding correction codes produced by the block are taken with the corresponding weights 2. From the inputs 83-86, the bits of the third operand (the digits of the input carry) are received. As a result of testing, binary bits with weights 64, 32, 16, 8, A, 2, 1 of the partially adjusted product D (d, dgd (d2 dj decimal digits of multiplicand the multiplier with the input transfer 1 1-1 h A.mod2; d2 ({C. n (4g) / + PT. + P) 2 Ar mod 2; 13 d ((C (C, VK, vK, g ) + (K, v + n) mod 2 A mod 2 dj (((Cj,% 1) („,„) + + (C ,, V) + Pg + RgMod 2 Ag mod 4.1 - “,, (C 44 K (a, / mod 2 A ,, mod2)) + 2 32 ((, gVKg V ° 2; where Pp is the value of the binary digit with the weight of 1 binary-decimal digit of the input carry P;; the number of binary transfers from weight C arising from the binary summation of bits from com f / 2 multiple multiplicables (m 2, 01 2h P .G;, ...,;, 11 -, JJJ- (I f J g submodular relation determining the value of d, the remainder of dividing the numbers А А mod2 by two ; 1ASHG "J 2 L is the whole part of dividing the number A to y by two. Outputs 90-92 receive the intertext transfers, formed in block 3. The values of these transfers are necessary for correcting the output D of the output of block 3 D. The correction rule for the result j) binary summation of multiples can be represented as: Г D, if П О, D {D + 6, if П-, 1; 1 D + 12, if P 2 Code Converter 4 operates in accordance with this expression. Three older bits of the lower tetrad D are fed to the inputs of the adder 115, three older bits - to the inputs of the adder 114. If P 0, the tones of the outputs of the elements 97-101, 06-109 are present: vpot signals O. Therefore, the adder has 115 junior tetrad D product D is unchanged. Using the elements of And 103 and 104 and OR, it is analyzed whether the combination at the outputs of the 1I5 adder is prohibited for the code 8-4-2-1. If the forbidden combination occurs, then at the outputs of the element And 103 or the element And 104 and respectively at the outputs of the elements ШШ 110 and И 105 appears 1. from the output of the element OR 110 I enters the transfer input of the adder 114, the value in which, and the value of the highest tetrad of the product D is increased by one. From the output of the element I 105 I enters the inputs of the adder 116, the value of which, and consequently the matte of the tetrad D, is increased by six. If Il, j 1 {unit at one of the outputs 90-92 of block 3), then the outputs of the elements AND 97-99, OR 107. Present signals O, the outputs of the elements OR 106 and NOT 1I1 - I. With the help of the element AND 102 The value of the lower tetrad D is analyzed for code 1110 (14) or MP (15 If tetrad D is different from this value, O 2 is output O, O NOT 112 is I - I. Therefore, I 100, OR 108 and The adder P5 adds the code 6 (0110) to the matched tetrade D. With the help of the elements AND 103, 104, OR OR the received sum is updated to the forbidden code 8-4-2-1 for Kotf bin 11 AND When it is present or when the adder 115 of the single value P 1 appears on the output, it appears at the outputs of the OR OR, AND 105 elements which is fed to the transfer input of the P4 adder, and the younger tetrad of the product formed by the output of the adder P 5, the accumulator 116 is increased by 6, If the value of the low tetrad D is equal to P10 (14) or PP (15), then AND 102 appears at the output of the element 102, and NOT P2 appears at the output. Therefore, AND 01, OR 108 and 109 At the output of the element HE 113, O appears. This causes an addition to the product D formed at the outputs 87-89 ,

тt

II

Фиг.1 136 93-96 блока 3, кода 0001 0010. Дан- i ное прибавление осуществл етс в сумматорах 114 и 115. Перенос П , возникающий на выходе переноса сум- матора 115 и 120, проходит на выход элемента ИЛИ ПО, а отсюда на вход переноса сумматора 114. Поэтому старша тетрада результата увеличиваетс на 1. . С выхода элемента НЕ 113 О поступает на вход элемента И 105, блокиру его работу. Поэтому в суьгматоре 116 младша тетрада D, , сформированна на выходах сумматора 115, не измен етс . Если П . 2 (единицы на двух вь ходах из выходов 90-92 блока 3), то на выходах элементов ИЛИ 106 и 107 по вл ютс сигналы I, на выходе элемента НЕ 111 - О, который блокирует работу элементов И 100 и 101. С выхода элемента ИЛИ 107 1 проходит через элементы ИЛИ 108 и 109. Поэтому в сумматорах 114 и 113 к произведению D прибавл етс код коррекции 12 (0001 0010). Если при сложении в младшей тетраде результата по вилась запрещенна комбинаци или П на выходе переиоса сумматора 115 равен 1, то 1 по вл етс на выходе элементов ИЛИ ПО,И 105 Поэтому на вход переноса сзгммато- ра 114 поступает 1, а к младшей тетраде результата в cyi taTope 116 прибавл етс 6. В результате указанных выше дей ствий на выходах 126-$33 фор в1руетс произведение цифр множимого и (Сожител (с учетом, входного переноса в коде 8-4-2 Г. Произведение представл ет собой две двоично-дес тичные цифры. Разр ды с весами 8, 4, 2 и I младшей цифры по вл ютс иа выходах 130-133 соответственно , разр ды с весами 8, 4, 2 и 1 старшей цифры - соответственно на выходах 126-129.FIGS. 1 136 93-96 of block 3, code 0001 0010. This addition is carried out in adders 114 and 115. The transfer P arising at the transfer output of the accumulator 115 and 120 passes to the output of the OR element OR, and from here to the transfer input of the adder 114. Therefore, the highest tetrad of the result is increased by 1.. From the output of the element NOT 113 O enters the input of the element I 105, blocking its operation. Therefore, in the coagulator 116, the junior tetrad D, formed at the outputs of the adder 115, does not change. If P. 2 (units at two turns from the outputs 90-92 of block 3), then the signals I appear at the outputs of the OR 106 and 107 elements, the output of the HE element is 111 - O, which blocks the operation of the AND 100 and 101 elements. OR 107 1 passes through the elements OR 108 and 109. Therefore, in adders 114 and 113, correction code 12 (0001 0010) is added to product D. If, when adding the result in the lower tetrade, a forbidden combination appeared or P at the output of the periode of the adder 115 is 1, then 1 appears at the output of the OR OR, AND 105 elements So the input of the szgmmator transfer 114 is 1, and in cyi taTope 116 is added 6. As a result of the above actions, at outputs 126- $ 33, the form is the product of the multiplicand digits (the Livedancer (taking into account the input transfer in code 8-4-2 G. primary digits. Discharges with weights of 8, 4, 2 and I lower digits appear outputs 130-133, respectively, bits with weights of 8, 4, 2 and 1 of the highest digit - respectively, at outputs 126-129.

Put гPut g

Фаг.ЗPhage.Z

ФигЛFy

Claims

A device for multiplying binary-decimal digits containing a matrix of AND elements, an analysis block, an adder block and a code converter, the analysis block containing four OR elements, an adder block contains one-bit adders, half adders and an OR element, the code converter contains three three-bit binary adders, eight elements and four OR elements, with the first inputs of the AND elements of the i-th row of the matrix (i = 1, ..., 4) connected to the input of the i-th category of the first operand of the device, the second inputs of the AND elements of the J-th column of the matrix (j = 1, ..., 4) are connected to the j-th input of the second operand of the device, the first and second inputs of the first OR element of the analysis unit are connected to the outputs of the first AND element of the second row of the matrix and the second element AND of the first row of the matrix, respectively, the first and second inputs the second element OR of the analysis unit is connected to the outputs of the second element And the second row of the matrix and the third element AND of the first row of the matrix, respectively, the first and second inputs of the third element OR of the analysis block are connected to the outputs of the first element And the fourth row of ma of the matrix and the second element AND of the third row of the matrix, respectively, the first and second inputs of the fourth element OR of the analysis unit are connected to the outputs of the third element And the second row of the matrix and the fourth element And the first row of the matrix, respectively, the output of the fourth element And the fourth row of the matrix is connected to the first input of the first a half adder of the adder block, the output of the third element And the fourth row of the matrix is connected to the first bit input of the first single-bit adder of the adder block, the transfer output of the first one a one-bit adder of the adder block is connected to the transfer input of the second one-bit adder of the adder block, the first bit input of the second one-bit adder of the adder block is connected to the output of the sum of the third one-bit adder of the adder block, the first bit input of the third one-bit adder of the adder block is connected to the output of the second element And the fourth row of the matrix row , the first bit input and transfer input of the fourth single-bit adder of the adder block are connected respectively to the outputs of the wasp third and second one-bit adders block adders, the output of the fifth transfer unit one-bit adder coupled to adders

SU „„ 1198513 is the first bit input of the sixth one-bit adder of the adder block, the second bit input of the sixth ¹ single-bit adder of the adder block is connected to the output of the first OR element of the analysis block, the inputs of the OR element of the adder block are connected to the transfer output of the sixth one-bit adder of the adder block and the output of the first AND element the first row of the matrix, the second input of the first half-adder of the adder block is connected to the input of the fourth bit of the third operand of the device, the first bit input of the fifth one-bit -stand adders adder block connected to the output of the second OR element analysis unit, the outputs of elements. that OR and the sixth one-bit adder of the adder block are connected to the inputs of the first and second bits of the first three-bit binary adder of the code converter, the outputs of the first and second elements AND of the code converter are connected respectively to the first and second inputs -? by the first OR element of the code converter, the outputs of the third and fourth elements AND of the code converter are connected respectively to the first and second inputs of the second OR element of the code converter, the output of the first OR element of the code converter is connected to the third input of the second OR element of the code converter, the output of the second OR element of the code converter is connected to the input of the third category of the second the three-digit binary adder of the code converter ?, the outputs of the bits of the second three-digit binary adder of the code converter the developer are connected to the inputs of the corresponding bits of the third three-digit binary adder of the code converter, the outputs of the bits of the third three-digit binary adder of the code converter are connected respectively to the outputs of the digits from the fifth to seventh result of the device, the output of the sum of the first half-adder of the adder block is connected to the output of the eighth bit of the second digit of the second digit of the second the binary adder of the code converter is connected to the first inputs of the fifth and sixth ele Codes And the code converter, the outputs of the second and third bits of the second three-digit binary adder code converter is connected to the second inputs. respectively, of the fifth and sixth elements AND the code converter, the outputs of the fifth and sixth elements AND the code converter are connected respectively to the first and second inputs of the third element OR code converter, about. This is due to the fact that, in order to improve performance, the AND, NOT, and four OR elements are added to the analysis unit, three NOT elements, the ninth AND element, and the fifth OR element are entered into the code converter, and the output of the first AND element of the first row of the matrix is connected with the third input of the first and first input of the fifth element OR of the analysis block, the output of the first element AND of the second row of the matrix is connected to the first inputs of the first and second elements of And and the input of the first element of NOT the analysis block, the output of the second element And the first row of the matrix is connected is connected with the third input of the third and the first input of the sixth element OR analysis unit, the output of the first AND element of the third row of the matrix is connected to the second input of the first.

and the first input of the third AND element and the input of the second element NOT of the analysis unit, the output of the fourth AND element of the third row of the matrix is connected to the first input of the seventh ele-. ment OR analysis unit, the output of the third AND element of the first row of the matrix is connected to the second inputs of the fifth and seventh elements of the OR analysis unit, the third inputs of the second and fourth elements of the OR analysis unit are connected to the output of the first element AND of the analysis unit, the output of the second • element And the second row the matrix is connected to the first input of the eighth element OR of the analysis unit, the second inputs of the sixth and eighth elements of the OR analysis unit are connected to the output of the third element AND of the analysis unit, the output of the third element And the third row of the matrix are connected nen with the third input of the sixth element OR analysis unit, the fourth inputs of the fourth and sixth elements OR analysis unit are connected to the output of the second element AND analysis unit, the outputs of the first and second elements NOT of the analysis unit are connected to the second inputs of the third and second elements AND analysis unit, output of the fourth AND element of the second row of the matrix is connected to the third input of the fifth OR element of the analysis unit; in the adder block, the transfer output of the first half-adder is connected to the transfer input of the seventh one-bit sum a torus whose transfer output is connected to the transfer input of the eighth single-bit adder, the transfer output of which is connected to the transfer input of the ninth single-bit adder, the transfer output of which is connected to the transfer volume of the tenth single-bit adder, the transfer output of which is connected to the transfer input of the sixth single-bit adder, the fifth transfer input a single-bit adder is connected to the transfer output of the second half-adder, the first bit input of the tenth single-bit adder is connected to the output of the fifth a single-bit adder, the second bit input of the tenth one-bit adder is connected to the transfer output of the fourth one-bit adder, the sum output of which is connected to the first bit input of the ninth one-bit adder, the sum outputs of the first and second one-bit adders are connected to the first bit inputs of the seventh and eighth one-bit adders the output of the first element And the third row of the matrix is connected to the second bit input of the fifth single-bit adder of the adder block, the outputs the third and fourth elements of the OR analysis block are connected respectively to the inputs of the second half-adder of the adder block, the sum output of which is connected to the second bit input of the fourth single-bit adder of the adder block, the output of the second element and the second row of the matrix is connected to the second bit input of the third single-bit adder of the adder block, outputs of the sixth and seventh elements OR of the analysis unit are connected by the second bit inputs of the second t and the first one-bit adders of the sum unit, respectively ditch, the second bit inputs of the ninth, eighth and seventh one-bit adders of the adder block are connected to the inputs of the first, second and third bits of the third operand of the device, the outputs of the fifth and eighth elements of the OR analysis block are connected to the transfer inputs of the third and first one-bit adders, respectively 'of the adder block, in the code converter, the output of the seventh AND element is connected to the third input of the first OR element, the output of which is connected to the first input of the fourth OR element and the input the first element NOT, the output of which is connected to the first inputs of the third and fourth elements AND, the outputs of which are connected respectively to the input of the second bit of the second three-digit binary adder and the input of the second element NOT, the output of which is connected to the first input of the eighth element And, the second input of which is connected with the transfer input of the first three-digit binary adder and the output of the third OR element, the third input of which is connected to the transfer output of the second three-digit binary adder, the output of the fifth element and OR is connected to the second inputs of the third and fourth elements AND, the third inputs of which are connected—. yen, respectively, with the output and input of the third element NOT, the output of the ninth AND element connected to the input, the third element NOT, the second input of the fourth OR element connected to the output of the fourth AND element, a. the output is to the input of the third bit of the first three-digit binary adder, the transfer output of the second half-adder of the adder block is connected to the first inputs of the first and second elements AND and the fifth element of the code converter, the transfer output of the fourth one-bit adder of the adder block is connected to the second input of the first element And, the first input of the seventh AND element and the second input of the fifth OR element of the code converter, the transfer output of the ninth single-bit adder of the adder block is connected to the second inputs of the second and the seventh element And and the third input of the fifth element OR code converter, the output of the sum of the tenth one-bit adder of the adder block is connected to the input of the third bit of the first three-digit binary adder of the code converter, the outputs of the sum of the ninth, eighth and seventh single-bit adders of the adder block are connected to the inputs of the first, second and second bits of the second three-digit binary adder and the inputs of the ninth element AND the code converter, the output of the eighth element AND the code converter Vatel connected to the inputs of the second and third bits of the third binary adder row trehrazA kodopre · the forming, transfer and output vyho · dy bits of the first three-bit binary adder connected to the outputs of bits of the first through fourth result apparatus.