SU1197143A1 - Устройство дл выделени кадровых синхроимпульсов - Google Patents
Устройство дл выделени кадровых синхроимпульсов Download PDFInfo
- Publication number
- SU1197143A1 SU1197143A1 SU843750752A SU3750752A SU1197143A1 SU 1197143 A1 SU1197143 A1 SU 1197143A1 SU 843750752 A SU843750752 A SU 843750752A SU 3750752 A SU3750752 A SU 3750752A SU 1197143 A1 SU1197143 A1 SU 1197143A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- inverter
- clocked
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ КАДРОВЫХ СИНХРОИМПУЛЬСОВ, содержащее первый инвертор, вход которого вл етс входом сигнала синхронизации , а выход соединен с входом второго инвертора и первьш входом первого элемента И-НЕ и С -входом тактируемого D -триггера, инверсный выход которого соединен с первым входом второго элемента И-НЕ, выход которого вл етс выходом устройства , R5 -триггер, инверсный выход которого соединен с вторым входом второго элемента И-НЕ, логический блок, первьш выход которого соединен с О -входом тактируемого Д- -триггера , и элемент ШШ, отличающеес тем, что, с целью повышени помехозащищенности при одновременном упрощении устройства, в него введены реверсивный счетчик и третий элемент И-НЕ, причем выход второго инвертора соединен с первым входом третьего элемента И-НЕ, второй вход которого соединен с вторым входом первого элемента И-НЕ и вл етс входом тактовых импульсов, третий вход соединён с вторым выходом логического блока и R -входом R5 -триггера, а выход - с входом i вычитани реверсивного счетчика, вход сложени которого соединен -с О) выходом первого элемента И-НЕ, а разр дные выходы соединены с соответствующими входами логического блока, пр мой вькод тактируемого D-триггера соединен с первым входом элемента ШШ, второй вход которого соединен с третьим входом первого элемента И-НЕ и третьим выхосо дом логического блока, а выход соединен с 5 -входом RS -триггера. )u 00
Description
1 1
Изобретение относитс к телевизионной технике и может быть использовано в приемной телевизионной алпаратуре.
Цель изобретени - повьшение помехозащищенности при одновременном упрощении устройства дл выделени кадровых синхроимпульсов с обеспечением возможности работы от входного сигнала синхронизации без импульсов врезок и уравнивающих импульсов .
На фиг. 1 представлена структурна электрическа схема устройства дл вьщелени кадровых синхроимпульсов , на фиг, 2 и 3 - временные диаграммы , по сн ющие его работу; на фиг, 4 - варианты выполнени логического блока,
Устройство дл выделени кадровых синхроимпульсов содержит первый инвертор 1, вход которого соединен с шиной сигнала синхронизации, а выход с входом второго инвертора 2 и первым входом первого элемента ИНЕ 3 и С -входом тактируемогоЭ-триггера 4, инверсный выход которого соединен с первым входом второго элемента И-НЕ 5, выход которого соединен с выходной шиной, Я5-триггер6, инверсный выход которого соединен с вторым входом второго элемента ИНЕ 5, логический блок 7, первый выход которого соединен с U-входом тактируемого О -триггера 4, элемент ИЛИ 8, выход которого соединен сS-входом R5 -триггера 6, выход второго инвертора 2 соединен с первым входом третьего элемента И-НЕ 9, второй вход которого соединен с вторым входом первого элемента И-НЕ 3 и шиной тактовых импульсов, третий вход соединен с вторым выходом логического блока 7 и R -входом R 5 -триггера 6, а выход соединен с входом вычитани реверсивного счетчика 10, вход сложени которого соединен с выходом первого элемента И-НЕ 3, а азр дные выходы соединены с соответствующими входами логического блока 7, пр мой выход тактируемого -триггера 4 соединен с первым вхоом элемента ШШ 8, второй вход котоого соединен с третьим входом первого элемента И-НК 3 и третьим логического блока 7, Кроме того, огический блок 7 содержит инвертоы 11-1 - 11-4, цементы И-НЕ 12 и 13
97(43 I
(фиг. 4 ) и цифровые компараторы 1416 Сфиг. 4&).
Устройство дл выделени кадровых синхроимпульсов работает следующим
5 образом.
Сигнал синхросмеси отрицательной пол рности поступает на вход первого инвертора 1, вл ющегос буферным элементом и служащим дл формировани сигнала с требуемой крутизной фронтов.
При поступлении на вход устройства стандартного сигнала синхронизации с импульсами врезок и уравнивающими импульсами (фиг. 2) синхроимпульсы положительной пол рности с выхода первого инвертора 1 (фиг.2а) и отрицательной пол рности с выхода второго инвертора 2 поступают на
20 первые входы соответственно первого 3 и третьего 9 элементов И-НЕ, на вторые входы которых поступают тактовые импульсы. При этом, в случае наличи синхроимпульса, тактовые импульсы поступают на суммирующий вход реверсивного счетчика 10 (фиг. 25), увеличива его содержимое , а при отсутствии синхроимпульсов (паузе между ними) тактовые импульсы поступают на вычитакиций вход реверсивного счетчика 10 (фиг, 26), Изменение содержимого (состо ни ) реверсивного счетчика 10 условно показано на фиг. 2-2, где урооэнь N(ц соответствует модулю счета реверсивного счетчика 10,При поступлении на вход устройства строчньЕХ синхроимпульсов содержимое реверсивного счетчика увеличиваетс от О до (фиг, 2), после чего оп ть уменьшаетс до нул , При счете в направлении уменьшени содержимое реверсивного счетчика 10 по достижении им состо ни
Все нули на третьем выходе логического блока 7 формируетс сигнал логического нул (фиг, 2ж), который поступает на вход элемента И-НЕ 9, запреща дальнейшее прохождение на
его выход тактовых импульсов. Тем самым исключаетс при работе реверсивного счетчика 10 в режиме вычитани переход его из состо ни О в состо ние N д,,. Аналогично осуществл ет с функционирование рассмотренных блоков при поступлении на вход устройства импульсов двойной строчной частоты с той разницей.
J
что за врем действи указанных импульсов счетчик 10 достигает состо ни N„1 . причем
trro ..
Н.7,,„ WcCU J
21стр
где i(,p - частота строк.
При поступлении на вход устройства кадрового синхроимпульса содержимое счетчика 10 начинает увеличиватьс (интервал временив, фиг. 2г) до тех пор, пока не достигнет величины N д,д up , после чего на втором выходе логического блока 7 формируетс уровень логического нул (фиг. 2в), поступающий на вход элемента И-НЕ 3 и запрещающий дальнейшее прохождение на суммирующий Ьход реверсивного счетчика 10. тактовых импульсов (фиг. 2S).
Тем самым исключаетс переход счетчика 10 из состо ни М;,, в состо ние О при работе в режиме суммировани . В течение времени, когда содержимое счетчика 10 превышает величину и -- J.,|j , .на перWnop - 2 uafc
BOM выходе логического блока 7 формируетс импульс (фиг. 2а), постпающий на J) -цход Ц -триггера 4. На его С -вход поступает сигнал синхросмес $, положительной пол рности (фиг. 2а),при этом по переднему фронту импульса врезки происходит ,переход D -триггера 4 в состо ние логической единицы,, а по переднему фронту импульса двойной строчной частоты (уравнивающего импульса) происходит переход D -триггера 4 в состо ние логического нул .
Таким образом, на выходе D -триггера 4 формируетс кадровый синхроимпульс (фиг. 24, фронты которого жестко св заны с фронтами входного сигнала. Через элемент И-НЕ 5 сформированный кадровый синхроимпульс поступает на выходйую шИну устройства .
Формирование выходного импульса КЗ-триггером 6 не происходит (фиг.2и поскольку прохождение сигнала на его S-вход запрещаетс уровнем логической единицы, поступаюпщм на второй вход элемента ИЛИ 8,
Формирование логическим блоком 7 указанных сигналов осуществл етс следующим образом. При поступлении на входы логического блока 7 сигнала Все единицы на выходе элемента И-НЕ 12 (фиг. 4q} формируетс ,, уровень логического нул . В случае
97143
поступлени сигнала Все нули данный сигнал инвертируетс инверторами 11-1 - 11-4 и поступает на входы элемента И-НЕ 13, на выходе которос го формируетс уровень логического нул . Логический блок 7 может быть выполнен также с применением цифровых компараторов (фиг.46). В этом случае число компараторов опрёдел 10 етс числом дешифруемых состо ний входа логического блока 7, т.е. равно трем. Входной сигнал поступает на первые входы всех трех компараторов 14-16, соединенные параллельJ5 но, а на вторые входы подаютс коды чисел, при которых необходимо сформировать входной сигнал на каждом из выходов логического блока 7. В частности, на второй вход перво
20 го компаратора 14 поступает код Все единищ Г, в результате чего на выходе А В первого компаратора 14 при достижении входным сигналом логического блока 7 состо ни
25 Все единицы формируетс уровень логического нул . Аналогично формируетс уровень логического нул на вькоде А S третьего компаратора 16 при достижении выходным сигналом логического блока 7 состо ни Все
30 нули, а также уровень логической единицы на выходе А В второго компаратора при превьшении входным сигналом логического блока 7 величины N по в .
5
Рассмотрим работу устройства при поступлении на его вход сигнала синхронизации без импульсов врезок и уравнивающих импульсов (фиг. 3).
0 При наличии на входе устройства синхроимпульсов (фиг. За) тактовые импульсы через элемент И-НЕ 3 поступают на суммирующий вход реверсивного счетчика 10 (фиг. З), а
5 в интервале ме зду синхроимпульсами - на его вычитающий вход через третий элемент И-НЕ 9 (фиг.ЗЬ). При достижении реверсивным счетчиком 10 (фиг. Зг) состо ни 1 и
0 о соответственно на втором и третьем выходах логического блока 7 формируютс уровни логического нул (фиг. 3 е и ж). Положительный импульс (фиг. 3ч), формируемый на первом выходе логического блока 7 при превышении содержимым счетчика 10 величины N pop , поступает на Б -вход D-триггера 4, однако не вызывает
5 .
изменени eio состо ни (фиг. Зо),,
поскольку на С входе I) -триггера 4 в этом интервале времени импульсы с положительным фронтом отсутствуют
На втором в5соде элемента ИЛИ 8 при этом присутствует уровень логического нул , разрешающий прохождение через него импульсов с второ ,го выхода логического блока 7..Указанный импульс (фиг. Зе) поступает на S -вход R5 -триггера 6, вызыва в момент времени t (фиг. Зе,и) переключение его в состо ние логической единицы. По окончании кадрового синхроимпульса импульс с второго вькода логического блока 7, поступающий на R -вход триггера 6 (фиг. 3) в момент времени t переключает его в состо ние логического нул . С инверсного выхода триггера 6 сформированный таким образом кадровый синхроимпульс (фиг.Зи)
TatrmfA/f
miMlf tf
1971436
поступает через элемент И-НЕ 5 на входную шину устройства.
Частота тактовьк импульсов и разр дность реверсивного счетчика 10 дл обеспечени нормальной работы устройства должны удовлетвор ть соотношению
,п
-«4,2Т,
1 KU J
такт
1
частота следовани такгде
токг
товых импульсов}
TKUдлительность одиночного импульса в кадровом синхроимпульсе (фиг. 2о)J
П -число разр дов реверсивного счетчика tO. При выборе величины порога
IN
N
MoiKc сигналом с первого
Пор
20 выхода логического блока 7 вл етс сигнал с выхода старшего разр да реверсивного счетчика 10 (фиг. 4о|).
Фиг. /
сен
J и fl П
KCtI
IViT
о
ппппг
1ПИП1
г
tfnaite Miu
П Л n n
irr/
JUl
ш
фиг 3
Claims (1)
- УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ КАДРОВЫХ СИНХРОИМПУЛЬСОВ, содержащее первый инвертор, вход которого является входом сигнала синхронизации, а выход соединен с входом второго инвертора и первым входом первого элемента И-НЕ и С -входом тактируемого D -триггера, инверсный выход которого соединен с первым входом второго элемента И-НЕ, выход которого является выходом устройства, R5 -триггер, инверсный выход которого соединен с вторым входом второго элемента И-НЕ, логический блок, первый выход которого соединен с D -входом тактируемого D- -триггера, и элемент ИЛИ, отличающееся тем, что, с целью повышения помехозащищенности при одновременном упрощении устройства, в него введены реверсивный счетчик и третий элемент И-НЕ, причем выход второго инвертора соединен с первым входом третьего элемента И-НЕ, второй вход которого соединен с вторым входом первого элемента И-НЕ и является входом тактовых импульсов, третий вход соединён с вторым выходом логического блока и R -входом R5 -триггера, а выход - с входом вычитания реверсивного счетчика, вход сложения которого соединен -с выходом первого элемента И-НЕ, а разрядные выходы соединены с соответствующими входами логического блока, прямой выход тактируемого D-триггера соединен с первым входом элемента ИЛИ, второй' вход которого соединен с третьим входом первого элемента И-НЕ и третьим выходом логического блока, а выход соединен с 5 -входом R5 -триггера.I1 11
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843750752A SU1197143A1 (ru) | 1984-06-06 | 1984-06-06 | Устройство дл выделени кадровых синхроимпульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843750752A SU1197143A1 (ru) | 1984-06-06 | 1984-06-06 | Устройство дл выделени кадровых синхроимпульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1197143A1 true SU1197143A1 (ru) | 1985-12-07 |
Family
ID=21122886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843750752A SU1197143A1 (ru) | 1984-06-06 | 1984-06-06 | Устройство дл выделени кадровых синхроимпульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1197143A1 (ru) |
-
1984
- 1984-06-06 SU SU843750752A patent/SU1197143A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент FR № 2443777, кл. Н 04 N 5/10, 1980. Патент JP № 56-8544, кл. Н 04 N 5/10, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5760612A (en) | Inertial delay circuit for eliminating glitches on a signal line | |
KR100232017B1 (ko) | 업/다운 전환 카운터 | |
US5432830A (en) | High speed counter for alternative up/down counting of pulse trains and method therefor | |
EP0243235A2 (en) | Noise pulse suppressing circuit in a digital system | |
SU1197143A1 (ru) | Устройство дл выделени кадровых синхроимпульсов | |
CA1310711C (en) | Two-stage synchronizer | |
US4387341A (en) | Multi-purpose retimer driver | |
EP0282924A2 (en) | Bipolar with eight-zeros substitution and bipolar with six-zeros substitution coding circuit | |
SU1205276A1 (ru) | Устройство тактовой синхронизации и выделени пачки импульсов | |
SU733096A1 (ru) | Селектор импульсов по длительности | |
KR100437833B1 (ko) | 클럭신호 스위치 회로 | |
RU2163418C1 (ru) | Преобразователь фазоманипулированного кода в бинарный код | |
SU993467A1 (ru) | Селектор импульсов | |
EP0638213B1 (en) | Data signal decoding device | |
RU2029431C1 (ru) | Преобразователь кодов | |
JPS5834654A (ja) | 論理積分回路 | |
SU1660204A1 (ru) | Устройство выделени синхроимпульсов | |
SU1338088A1 (ru) | Устройство цифровой передачи звукового сигнала | |
SU1539975A1 (ru) | Выделитель синхронизирующих импульсов декодирующего устройства | |
SU936431A1 (ru) | Делитель частоты следовани импульсов Е.М.Хайкина | |
SU1506531A1 (ru) | Устройство дл вычитани и выделени импульсов | |
JPS6150428B2 (ru) | ||
SU1420665A1 (ru) | Счетное устройство с контролем | |
SU1575321A1 (ru) | Устройство преобразовани линейного сигнала | |
SU1431070A2 (ru) | Делитель частоты следовани импульсов |