SU1197056A1 - Устройство стабилизации амплитуды гармонического сигнала - Google Patents

Abstract

УСТРОЙСТВО СТАБИЛИЗАЦИИ АМПЛИТУДЫ ГАРМОНИЧЕСКОГО СИГНАЛА, содержащее первый управл емый аттенюатор , вход которого  вл етс  входом устройства, реверсивный счетчик , выходы разр дов которого соединены с соответствующими управл ющими входами первого управл емого аттенюатора, пороговый элемент, первый элемент И, выход которого соединен с суммирующим входом реверсивного счетчика, соединенные последовательно первый компаратор первый элемент НЕ, первый элемент дифференцировани , второй элемент И, первый RS-триггер и третий элемент И, выход которого соединен с г вычитающим входом реверсивного счетчика , соединенные последовательно второй элемент дифференцировани ,, вход которого соединен с выходом первого коммутатора, и второй | 5-триггер, выход которого соединен с другим входом второго элемента И, выход порогового элемента соединен с другими входами первого и второго RS-триггеров, другой выход первого RS-триггера соединен с входом первого элемента И, о т личающеес  тем, что, с целью уменьшени  искажений стабилизируемого сиг.нала, в него введены первый коммутатор, вход которого соединен с вькодом первого управл емого аттенюатора, выполненного в виде умножающего цифроаналогового преобразовател  с регистром пам ти, а выход  вл етс  выходом устройства соединенные последовательно второй управл емый аттенюатор, выполненный в виде умножающего цифроаналогового преобразовател  с регистром пам ти, вход которого соединен с входом устройства , а управл ющиевходы соединены с выходами соответствук цих разр дов реверсивного счетчика, и второй коммутатор, выход которого соединен с входом порогового элемента , соединенные последовательно фазовращатель , вход которого соединен с (Л входом первого компаратора и входом устройства, второй компаратор и третий элемент дифференцировани , выход которого соединен с другими входами первого и третьего элементов И, соединенные последовательно счетный триггер, вход которого соединен со с выходом второго элемента дифференцировани , а выход соединен с входом о управлени  записью кода в регистр СП пам ти второго управл емого аттенюОд атора, и управл ющим входом первого коммутатора, и второй элемент НЕ, выход которого соединен с управл ю- щим входом второго коммутатора и входом управлени  записью кода в регистр пам ти первого управл емого аттенюатора, другой вход первого коммутатора соединен с выходом второго управл емого аттенюатора, а другой вход второго коммутатора соединен с выходом первого управл емого аттенюатора.

Description

Изобретение относитс  к радиотех нике и радиоэлектронике и может быт использовано дл  стабилизации ампли туды гармонического сигнала в синтезаторах частот, измерительных приборах и системах автоматики. Цель изоб1ретени  - уменьшение искажений стабилизируемого сигнала. .vHa фиг.1 представлена структурна электрическа  схема- устройства стаби лизации амплитуды гармонического сиг нала; н.а фиг.2 ( а,б,в,.е,ж,з,и )эпюры напр жений, по сн ющие работу устройства стабилизации амплитуды гармонического сигнала. Устройство стабилизации амплитуды гармонического сигнала содержит первый управл емый аттенюатор 1, вто рой управл емый аттенюатор 2, реверсивный счетчик 3, второй элемент НЕ А, первый коммутатор 5, второй коммутатор 6, первый коммутатор 7, пороговьй элемент 8, второй компара тор 9, первый элемент НЕ 10, второй элемент 11 дифференцировани , первый элемент 12 дифференцировани , третий элемент 13 дифференцировани , фазовращатель 14, счетный триггер 15, второй R5 -триггер 16, первый R5-три гер 17, второй элемент И 18, первый элемент И 19, третий элемент И 20. Устройство стабилизации амплитуды гармонического сигнала работает следующим образом. Входной сигнал ид(фиг.2 а) посту пает на входы первого и второго управл емых аттенюаторов I и 2, вход первого компаратора 7, на вход фазовращател  14. На выходе первого ко паратора 7 формируютс  пр моугольные импульсы положительной пол рности , соответствующие по длительнос ти положительной полуволне входного сигнала. Этот импульсный сигнал инвертируетс  первым элементом НЕ 10. Второй и первый элементы 11 и 12 дифференцировани  формируют короткие импульсы в моменты положительного перепада входного сигнала. Таким образом, на выходах второго и первого эл.ементов 11 и 12 дифференцировани  по вл ютс  импульсы в моменты перехода нулевого уровн  входным сигналом (Ug, 1)5 Фиг.2 б ). Фазовращатель 14 измен ет фазу входного сигнала на минус 90°. Это значение сдвига фазы выбрано дл  удобства его реализации, например, на интеграторе с операционным усилите6 лем. Отклонени  сдвига фазы от . минус 90 в достаточно широких пределах (например, вызьшает изменений в работе устройства в целом. Второй компаратор 9 формирует импульсы положительной пол рности, соответствующие отрицательной полуволне выходного сигнала фазовращател  14. Третий элемент 13 дифференцировани  вьщает импульс при значении фазы входного сигнала устройства Ug, равной (tJg, фиг. 2 в). Управл емым аттенюатором в устройстве  вл етс  умножающий цифроаналоговый преобразователь с регистром пам ти, предназначенным дл  хранени  цифрового кода. Выходной сигнал такого управл емого аттенюатора определ етс  следующим выражением: . , Vc, uexK2..... где N - количество разр дов цифрового кода, управл ющего работой цифроаналогового преобразовател ; с(| - значение N-ro разр да цифрового кода (о или 1 ). Минимальное изменение выходного напр жени  управл емого аттенюатора равно Ug / 2, Эта величина определ ет точность стабилизации амплитуды гармонического сигнала относительно заданного уровн . При этом максимальна  абсолютна  погрешность установки амплитуды соответствует максимальному значению входного сигнала. Существенным недостатком многоразр дных умножающих цифроаналоговых преобразователей  вл етс  относительно большое врем  преобразовани  выходного сигнала. Такие переключени  управл емого аттенюатора вызьшают значительные искажени  сигнала. Дл  устранени  этого недостатка в устройстве используютс  два управл емых аттенюатора.Цифровой код на первый и второй управл емые аттенюаторы 1 и 2 поступает с реверсивного счетчика 3. Код заноситс  во внутренние регистры пам ти сигналами, поступающими на их управлйющие входы. На вход управлени  записью второго управл емого аттенюатора 2 поступает сигнал с выхода счетного триггера 15 (фиг.2 б). Этот сигнал, инвертиру сь на втором зле-менте НЕ 4, поступает на управл ю31 щий вход управлени  записью первого управл емого аттенюатора 1 (фиг.2 rj Счётный триггер 15 переключаетс  импульсами с выхода второго элемента II дифференцироваии . Сигналы фиг.2 г )управл ют и первым и вторым коммутаторами 5 и 6. Единичный управл ющий сигнал подключает выходы реверсивного счетчика 3 к регистру пам ти и коммутирует другой управл емый аттенюатор на выход соответствующего коммутатора. Таким образом, один управл емый аттенюатор отключаетс  от реверсивного счетчика 3 и подключаетс  к выходу устройства , в то врем  другой управл емый аттенюатор подключаетс  к реверсивному счетчику 3 и отключаетс  от выхода устройства. Через период вход ного сигнала управл ющие сигналы при нимают противоположное значение. Напр жени  на выходах первого и второго управл емых аттенюаторов 1 и 2 изображены на фиг.2 е, ж(U , U). Заштрихованы участки сигнала на выходе того управл емого аттенюатора , который подключаетс  к выходу , устройства. Выходной сигнал U et ycTройства формируетс  из сигналов (J и U2 (фиг.2 и J. Анализ амплитуды входного сигнала производитс  в каждом периоде входного сигнала. Сигнал с выхода управл емого аттенюатора, подключенного по управлению к реверсивному счетчику 3, поступает через второй коммутатор 6 на вход порогового элемента 8с пороговым уровнем Ugf,, задающим уровень стабилизации выходного напр жени  уст64 ройства. При превышении входным сигналом опорного порогового сигнала на выходе порогового элемента 8 формируетс  уровень логической 1 (фиг.2}), который устанавливает первый R5 -триггер 17 в единичное состо ние , разреща  прохозвдение сигнала через первый элемент И 19. Таким образом, импульс с выхода третьего элемента 13 дифференцировани  поступает в этом случае на суммирующий вход реверсивного счетчика 3, при этом происходит переключение в соответствующем управл емом аттенюаторе , уменьшающее величину сигнала на его выходе (фиг.2 ц , е ,.х КНа выходе устройства при этом никаких изменений не происходит (фиг.2и ). Если амплитуда входного сигнала меньше опорного напр жени , то счетный импульс пройдет через третий элемент И 20 на вход вычитаншг реверсивного счетчика 3, Это происходит следующим образом. Импульс (Jg (фиг.2 б устанавливает второй К5-три1:гер 16 в исходное состо ние. Так как сигнал меньше опорного, то Vp О (фиг.2}), с приходом импульса ил(фиг.2S)произойдет переключение первогоRS-триггера 17, разрешакицее прохождение счетного импульса через третий элемент И 20. Переключение управл емых аттенюаоров быстродействующими коммутатоами на выход устройства в моменты ремени, когда iJ. О, не вызьгоает ущественных изменений формы выходноо сигнала устройства.

щрг miiijr

Uf.t

xfirnTTh

Claims (1)

1. (5k) УСТРОЙСТВО СТАБИЛИЗАЦИИ АМПЛИТУДЫ ГАРМОНИЧЕСКОГО СИГНАЛА, содержащее первый управляемый аттенюатор, вход которого является входом устройства, реверсивный счетчик , выходы разрядов которого соединены с соответствующими управляющими входами первого управляемого аттенюатора, пороговый элемент, пер· вый элемент И, выход которого соединен с суммирующим входом реверсивного счетчика, соединенные· последовательно первый компаратор/первый элемент НЕ, первый элемент дифференцирования, второй элемент И, первый RS-триггер и третий элемент И, выход которого соединен с ? вычитающим входом реверсивного счетчика, соединенные последовательно второй элемент дифференцирования,, вход которого соединен с выходом первого коммутатора, и второй RS-триггер, выход которого соединен с другим входом второго элемента И, выход порогового элемента соединен с другими входами первого и второго RS-триггеров, другой выход первого RS-триггера соединен с входом первого элемента И, о т личающееся тем, что, с целью уменьшения искажений стабилизируемого сигнала, в него введены первый коммутатор, вход которого соединен с выходом первого управляемого аттенюатора, выполненного в виде умножающего цифроаналогового преобразователя с регистром памяти, а выход является выходом устройства, соединенные последовательно второй управляемый аттенюатор, выполненный в виде умножающего цифроаналогового преобразователя с регистром памяти, вход которого соединен с входом устройства, а управляющие’входы соединены с выходами соответствующих разрядов реверсивного счетчика, и второй коммутатор, выход которого соединен с входом порогового элемен- _о та, соединенные последовательно фазо- ® вращатель, вход которого соединен с входом первого компаратора и входом устройства, второй компаратор и третий элемент дифференцирования, выход которого соединен с другими входами первого и третьего элементов И, соединенные последовательно счетный триггер, вход которого соединен с выходом второго элемента дифференцирования, а выход соединен с входом управления записью кода в регистр памяти второго управляемого аттенюатора, и управляющим входом первого коммутатора, и второй элемент НЕ, выход которого соединен с управляю- щим входом второго коммутатора и входом управления записью кода в регистр памяти первого управляемого аттенюатора, другой вход первого коммутатора соединен с выходом второго управляемого аттенюатора, а другой вход второго коммутатора соединен с выходом первого управ ляемого аттенюатора.