SU1188790A1

SU1188790A1 - Versions of error-correcting storage

Info

Publication number: SU1188790A1
Application number: SU843762836A
Authority: SU
Inventors: Геннадий Александрович Бородин; Владимир Анатольевич Иванов; Анатолий Константинович Столяров
Original assignee: Московский Ордена Ленина И Ордена Октябрьской Революции Энергетический Институт
Priority date: 1984-06-29
Filing date: 1984-06-29
Publication date: 1985-10-30

Abstract

1. Запоминающее устройство с коррекцией ошибок, содержащее накопитель, информационные входы и выходы которого соединены соответственно с входами и выходами первой группы первого коммутатора , входы и выходы второй группы которого вл ютс информационными входами и выходами устройства, а управл ющие входы первого коммутатора вл ютс управл ющими входами первой группы устройства , блок контрол , управл ющие входы которого вл ютс управл ющими входами второй группы устройства, отличающеес тем, что, с целью увеличени информационной емкости устройства, в него введены блоки формирователей четности, коммутаторы , с второго по четвертый, блоки сравнени , блок коррекции ошибок, дешифратор, причем информационные входы и выходы накопител соединены соответственно с входами первого и второго блоков формирователей четности, входами первой группы блока коррекции ошибок, выходы которого соединены с входами второй группы первого коммутатора, а входы второй группы соединены с выходами второго коммутатора, управл ющий вход которого вл етс первым управл ющим входом устройства, а входы первой и второй групп соединены соответственно с выходами первого блока сравнени и выходами первой группы дешифратора , выходы второй группы которого вл ютс контрольными выходами устройства, а входы соединены с выходами второго блока сравнени , входы первой и второй групп первого блока сравнени соединены соответственно с в.ходами и выходами третьего коммутатора, входы первой и второй групп второго блока сравнени соединены соответственно с входами и выходами четвертого коммутатора, управл ющий вход третьего коммутатора соединен с управл ющим входом четвертого коммутатора и вл етс вторым управл ющим входом устройства, входы блока контрол соединены с выходами второго блока формирователей четности, а выходы соединены с входами первой группы второго блока сравнени , входы второй € группы которого соединены с контрольными входами и выходами первой группы накопител , контрольные входы и выходы второй группы которого соединены с входами второй группы первого блока сравнени , входы первой группы которого соединены с выходами первого блока формирователей четности. 2. Запоминающее устройство с коррекцией ошибок, содержащее накопитель, инфор00 мационные входы и выходы которого оо соединены соответственно с входами и выходами первой группы первого коммутаточ ра, входы и выходы второй группы которого вл ютс информационными входами и выходами устройства, управл ющие входы первого коммутатора вл ютс управл ющими входами первой группы устройства , группу блоков контрол , управл ющие входы которых объединены и вл ютс управл ющими входами второй группы устройства , входы блоков контрол соединены с входами первой группы первого коммутатора , отличающеес тем, что, с целью увеличени инфор.мационной емкости устройства , в него введены блоки формирователей четности, блоки сравнени , дешифратор, коммутаторы, с второго по четвертый, и1. A memory device with error correction containing a drive, the information inputs and outputs of which are connected respectively to the inputs and outputs of the first group of the first switch, the inputs and outputs of the second group of which are the information inputs and outputs of the device, and the control inputs of the first switch are control the inputs of the first group of devices, the control unit, the control inputs of which are the control inputs of the second group of devices, characterized in that, in order to increase the information units of capacity, switches, the second to the fourth, comparison blocks, an error correction block, a decoder, the information inputs and outputs of the accumulator are connected respectively to the inputs of the first and second blocks of the parity drivers, the inputs of the first group of the error correction block The outputs of which are connected to the inputs of the second group of the first switch, and the inputs of the second group are connected to the outputs of the second switch, the control input of which is the first control input device, and the inputs of the first and second groups are connected respectively to the outputs of the first comparison unit and the outputs of the first group of the decoder, the outputs of the second group of which are the control outputs of the device, and the inputs are connected to the outputs of the second comparison unit, the inputs of the first and second groups of the first comparison unit are connected respectively, with the inputs and outputs of the third switch, the inputs of the first and second groups of the second comparator unit are connected respectively with the inputs and outputs of the fourth switch, the control input tp the second switch is connected to the control input of the fourth switch and is the second control input of the device, the inputs of the control unit are connected to the outputs of the second block of parity drivers, and the outputs are connected to the inputs of the first group of the second comparison unit, the inputs of the second group of which are connected to the control inputs and the outputs of the first group of accumulator, the control inputs and outputs of the second group of which are connected to the inputs of the second group of the first comparison unit, the inputs of the first group of which are connected to the outputs of The first block of parity formers. 2. A memory device with error correction, containing a drive, informational inputs and outputs of which are connected respectively to the inputs and outputs of the first group of the first switch, the inputs and outputs of the second group of which are the information inputs and outputs of the device that controls the inputs of the first switch The control inputs of the first group of the device, the group of control units, the control inputs of which are combined and are the control inputs of the second group of the device, the inputs of the control units are ineny to the inputs of the first group of the first switch, characterized in that, in order to increase capacity infor.matsionnoy device, it blocks formers parity introduced comparing blocks, decoder, switches from second to fourth, and

Description

блок коррекции ошибок, входы первой группы которого соединены с входами первого блока формирователей четности и входами первой группы первого коммутатора, входы которого соединены с выходами блока коррекции ошибок, входы второй группы которого соединены с входами первого блока формирователей четности и входами первой группы первого коммутатора, входы которого соединены с выходами блока коррекции ошибок, входы второй группы которого соединены с выходами второго коммутатора , управл юший вход которого вл етс первым управл юшим входом устройства , а выходы первой и второй групп соединены с выходами соответственно первого блока сравнени и выходами первой группы дешифратора, выходы второй группы которого вл ютс контрольными выходами устройства , а входы соединены с выходами второго блока сравнени , выходы блоков контрол соединены с входами второго блока формирователей четности, выходы первого блока формирователей четности соединены с входами третьего коммутатора и входами первой группы первого блока сравнени , выходы второго блока формирователей четности соединены с входами четвертого коммутатора и входами первой группы второго блока сравнени , входы второй группы которого соединены соответственно с входами и выходами четвертого коммутатора и входами и выходами контрольных разр дов первой группы накопител , входы и выходы контрольных разр дов второй группы которого соединены с входами второй группы первого блока сравнени и входами и выходами третьего коммутатора, управл ющий вход которого соединен с управл ющим входом четвертого коммутатора и вл етс вторым управл ющим входом устройства.an error correction block, the inputs of the first group of which are connected to the inputs of the first block of parity drivers and the inputs of the first group of the first switch, whose inputs are connected to the outputs of the error correction block, the inputs of the second group of which are connected to the inputs of the first block of parity drivers and inputs which are connected to the outputs of the error correction block, the inputs of the second group of which are connected to the outputs of the second switch, the control input of which is the first control the device and the outputs of the first and second groups are connected to the outputs of the first comparator unit and the outputs of the first group of the decoder, the outputs of the second group of which are the control outputs of the device, and the inputs are connected to the outputs of the second comparator unit, the outputs of the control units are connected to the inputs of the second block of drivers parity, the outputs of the first block of parity drivers are connected to the inputs of the third switch and the inputs of the first group of the first block of comparison, the outputs of the second block of drivers are even are connected to the inputs of the fourth switch and the inputs of the first group of the second comparison unit, the inputs of the second group of which are connected respectively to the inputs and outputs of the fourth switch and the inputs and outputs of the check bits of the first group of the accumulator; the inputs and outputs of the check bits of the second group are connected to the inputs of the second the groups of the first comparison unit and the inputs and outputs of the third switch, the control input of which is connected to the control input of the fourth switch and is the second control in the course of the device.

3.Устройство по п. 1 или 2, отличающеес тем, что в него введен элемент ИЛИ, входы которого соединены с выходами первого блока сравнени , а выход вл етс дополнительным контрольным выходом устройства.3. The device according to claim 1 or 2, characterized in that an OR element is inputted into it, the inputs of which are connected to the outputs of the first comparison unit, and the output is an additional control output of the device.

4.Запоминающее устройство с коррекцией ошибок, содержащее накопитель, информационные входы и выходы которого соединены соответственно с входами и выходами первой группы первого коммутатора, входы и выходы второй группы которого вл ютс информационными входами и выходами устройства, управл ющие входы первого коммутатора вл ютс управл ющими входами первой группы устройства, блок контрол , управл ющие входы которого вл ютс управл ющими входами второй группы устройства, контрольные входы и выходы блока контрол соединены с контрольными входами и выходами первой группы устройства, а входы блока контрол вл ютс контрольными выходами устройства, отличающеес тем, что, с целью увеличени информационной емкости устройства, в него введены блоки формирователей четности, блок сравнени , коммутаторы, с второго по четвертый, блок коррекции ощибок, входы первой группы которого соединены с входами первого и второго блоков формирователей четности и входами и выходами первого коммутатора, входы которого соединены с выходами блока коррекции ошибок, входы второй группы которого соединены с выходами второго коммутатора, управл ющий вход которого вл етс первым управл ющим входом устройства, а входы первой и второй групп соединены соответственно с выходами первого блока сравнени и выходами и входами блока контрол , выходы первого блока формирователей четности соединены с входами третьего коммутатора и входами первой группы блока сравнени , входы второй группы которого соединены с входами и выходами третьего коммутатора и контрольными входами и выходами второй группы накопител , выходы второго коммутатора соединены с входами четвертого коммутатора , входы и выходы которого соединены с входами второй группы второго коммутатора , управл ющие входы третьего и четвертого коммутаторов вл ютс соответственно вторым и третьим управл ющими входами устройства.4. An error-correcting memory device containing a storage device, the information inputs and outputs of which are connected respectively to the inputs and outputs of the first group of the first switch, the inputs and outputs of the second group of which are the information inputs and outputs of the device, the control inputs of the first switch are control the inputs of the first group of the device, the control unit, the control inputs of which are the control inputs of the second group of the device, the control inputs and outputs of the control unit are connected to the end The control inputs and outputs of the first group of devices, and the inputs of the control unit are the control outputs of the device, characterized in that, to increase the information capacity of the device, the parity driver units, the comparison unit, the switches, from the second to the fourth, the error correction block are introduced into it The inputs of the first group of which are connected to the inputs of the first and second blocks of the parity drivers and the inputs and outputs of the first switch, the inputs of which are connected to the outputs of the error correction block, the inputs of the second group The ports of which are connected to the outputs of the second switch, the control input of which is the first control input of the device, and the inputs of the first and second groups are connected respectively to the outputs of the first comparison unit and the outputs and inputs of the control unit, the outputs of the first block of parity drivers are connected to the inputs of the third switch and the inputs of the first group of the comparison unit, the inputs of the second group of which are connected to the inputs and outputs of the third switch and the control inputs and outputs of the second group of the accumulator, the outputs of the second a switch connected to the inputs of the fourth switch, the inputs and outputs are connected to inputs of the second group of the second switch control inputs of the third and fourth switches are respectively second and third inputs of the gate device.

5. Устройство по п. 4, отличающеес тем, что в него введен элемент ИЛИ, входы которого соединены с выходами блока сравнени , а выход вл етс дополнительным контрольным выходом устройства.5. A device according to claim 4, characterized in that an OR element is inputted into it, the inputs of which are connected to the outputs of the comparison unit, and the output is an additional control output of the device.

1one

Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам , и может быть использовано в системах, которые требуют использовани высоконадежных схем пам ти.The invention relates to computing, in particular, to memory devices, and can be used in systems that require the use of highly reliable memory circuits.

Целью изобретени вл етс увеличение информационной емкости устройства.The aim of the invention is to increase the information capacity of the device.

На фиг. 1-3 представлены структурные схемы первого (фиг. 1), второго (фиг. 2) и третьего (фиг. 3) вариантов запоминающего устройства; на фиг. 4 - структурна схема блока контрол на основе БИС коррекции типа К555ВЖ1; на фиг. 5 - условное графическое представление указанной БИС; на фиг. 6 - таблица режимов ее работы; на фиг. 7 - выражени дл подсчета контрольных разр дов; на фиг. 8-15 структурные схемы первого блока формирователей четности (фиг. 8), первого блока сравнени (фиг. 9), второго блока формирователей четности дл первого и третьего вариантов (фиг. 10) и дл второго варианта (фиг. 11 и 12) устройства, второго блока сравнени (фиг. 13), дешифратора (фиг. 14), блока коррекции и коммутатора (фиг. 15).FIG. 1-3 show the structural diagrams of the first (FIG. 1), second (FIG. 2) and third (FIG. 3) storage options; in fig. 4 - block diagram of the control unit based on the BIS correction type K555VZh1; in fig. 5 - conditional graphical representation of the specified LSI; in fig. 6 - table of modes of its work; in fig. 7 - expressions for calculating check bits; in fig. 8-15 structural diagrams of the first block of parity formers (Fig. 8), the first comparison block (Fig. 9), the second block of parity formers for the first and third variants (Fig. 10) and for the second variant (Fig. 11 and 12) of the device , the second comparison unit (Fig. 13), the decoder (Fig. 14), the correction unit and the switch (Fig. 15).

Запоминающее устройство с коррекцией ошибок по первому варианту (фиг. 1) содержит накопитель 1, в котором выделены информационные модули по 16 разр дов и один контрольный модуль. Накопитель 1 имеет адресные входы 2, вход 3 управлени режимом запись/считывание, вход 4 управлени обращением. Информационные входы и выходы 5 накопител 1 соединены с входами и выходами первой группы первого коммутатора 6, входы и выходы второй группы которого вл ютс информационными входами и выходами 7 устройства, управл ющие входы первого коммутатора 6 вл ютс управл ющими входами 8 первой группы устройства, входы первого коммутатора 6 соединены с выходами блока 9 коррекции ошибок, входы первой группы которого соединены с входами первого 10 и второго 11 блоков формирователей четности, входы второй группы блока 9 коррекций ошибок соединены с выходами второго коммутатора 12, управл ющий вход которого вл етс первым управл ющим входом 13 устройства, входы первой и второй группы коммутатора 12 соединены соответственно с выходами первого блока 14 сравнени и выходами первой группы дешифратора 15, выходы второй группы которого вл ютс контрольными выходами 16 устройства, выходы второго блока 11 формирователей четности соединены с входами блока 17 контрол , управл ющие входы которого вл ютс управл ющими входами 18 второй группы устройства, выходы первого блока 10 формирователей четности соединены с входами первой группы блока 14 и входами третьего коммутатора 19, выходы блока 17 контрол соединены с входами первой группы второго блока 20 сравнени и входами четвертого коммутатора 21 входы и выходы которого соединены с входами второй группы блока 20 и контрольными входами и выходами 22 первой группы накопител 1, контрольные входы и выходы 23 второй группы которого соединены с входами второй группы блока 14 и входами и выходами коммутатора 19, управл ющий входThe memory device with error correction in the first embodiment (Fig. 1) contains a drive 1, in which information modules of 16 bits and one control module are allocated. Drive 1 has address inputs 2, write / read control input 3, access control input 4. The information inputs and outputs 5 of the accumulator 1 are connected to the inputs and outputs of the first group of the first switch 6, the inputs and outputs of the second group of which are the information inputs and outputs 7 of the device, the control inputs of the first switch 6 are the control inputs 8 of the first group of the device, the inputs the first switch 6 is connected to the outputs of the error correction block 9, the inputs of the first group of which are connected to the inputs of the first 10 and second 11 blocks of the parity drivers, the inputs of the second group of the error correction block 9 are connected to the outputs of the second switch 12, the control input of which is the first control input 13 of the device, the inputs of the first and second group of switch 12 are connected respectively to the outputs of the first comparison unit 14 and the outputs of the first group of the decoder 15, the outputs of the second group of which are the control outputs 16 of the device , the outputs of the second block 11 of the parity drivers are connected to the inputs of the control block 17, the control inputs of which are the control inputs 18 of the second group of the device, the outputs of the first block 10 of drivers 4 They are connected to the inputs of the first group of the block 14 and the inputs of the third switch 19, the outputs of the control block 17 are connected to the inputs of the first group of the second comparator block 20 and the inputs of the fourth switch 21 whose inputs and outputs are connected to the inputs of the second group of the block 20 and the control inputs and outputs 22 of the first drive group 1, the control inputs and outputs 23 of the second group of which are connected to the inputs of the second group of block 14 and the inputs and outputs of the switch 19, the control input

которого соединен с управл ющим входом коммутатора 21 и вл етс вторым управл ющи .м входом 24 устройства.which is connected to the control input of the switch 21 and is the second control input 24 of the device.

В качестве блоков 17 контрол можно использовать БИС коррекции типа К555ВЖ1.As blocks 17 control you can use the BIS correction type K555VZh1.

В состав блока 17 контрол (фиг. 4) вход т блоки задани обмена информационными 25 и контрольными 26 разр дами, блок 27 управлени , корректирующий блок 28, генератор 29 контрольных разр дов, дешифратор 30 адреса ошибки, генератор 31 синдрома ошибки, формирователь 32 флагов, входы и выходы информационных 33 и контрольных разр дов 34, управл ющие входы 35 и контрольные вы.ходы 36.The control unit 17 (Fig. 4) includes information exchange and 25 control bits, 26 control blocks, a correction block 28, a control bits generator 29, an error address decoder 30, an error syndrome generator 31, a flag former , inputs and outputs of information 33 and check bits 34, control inputs 35 and control outputs 36.

5 Блоки 10, 14, 11, 20 (фиг. 8-13) выполнены на формировател х 37-67 четности. Дешифратор 15 (фиг. 14) содержит соответственно дешифратор 68, элемент И 69-84, элементы ИЛИ 85-87, элементы НЕ 88-90, элемент НЕРАВНОЗНАЧНОСТЬ 91, эле0 мент 2И-ЗИЛИ 92.5 Blocks 10, 14, 11, 20 (Fig. 8-13) are made on parity generator 37-67. The decoder 15 (Fig. 14) contains, respectively, the decoder 68, element And 69-84, elements OR 85-87, elements NOT 88-90, element UNEMATICAL 91, element 2I-ZILI 92.

Блок 9 коррекции и коммутатор 12 (фиг. 15) содержат соответственно 64 формировател четности и 16 стробируемых мультиплексоров . В качестве коммутаторов 19Correction block 9 and switch 12 (FIG. 15) contain, respectively, 64 parity generator and 16 gated multiplexers. As switches 19

д и 21 может быть использована микросхема типа К531КП11, коммутатора 6 - 589АП16.d and 21 can be used chip type K531KP11, switch 6 - 589AP16.

Б.юк 17, показанный на фиг. 3, работает как в режиме генерации контрольных разр дов, так и в режиме обнаружени и исправлени ошибок.B.yuk 17, shown in FIG. 3, operates in both the test bit generation mode and the error detection and correction mode.

Устройство работает следующим образом. Режим записи информационных н контрольных разр дов. По адресным входам 2 поступают коды адресов чисел, которыеThe device works as follows. Record mode information and test bits. Address inputs 2 receive codes for address numbers, which

должны быть записаны в очередном цикле записи. По входу 3 устанавливаетс режим записи, например логический «О, н сигнал управлени на входе 24. Информационные разр ды поступают на и выходы 7 первого коммутатора 6, на унразл юцлпеmust be recorded in the next write cycle. Input 3 sets the recording mode, for example, a logical "O, n control signal at input 24. Information bits arrive at and exits 7 of the first switch 6, at the output number

входы 8 которого подаютс сигналы управлени , обеспечивающие передачу информации с входов и выходов 7 на информационные входы п выходы 5 накопител 1. По входу 4 поступает сигнал обращени , например логический «О. Информационные Inputs 8 of which are provided with control signals that transmit information from the inputs and outputs 7 to the information inputs and outputs 5 of the accumulator 1. Input 4 receives a reverse signal, for example, a logical "O". Informational

5 разр ды (их 64), поступающие на информационные входы и выходы 5, кроме этого поступают на входы первого 0 и второго 11 блоков формирователей четности. Б.юк 0 вырабатывает значени двух контрольных5 bits (there are 64 of them), arriving at information inputs and outputs 5, except for this are fed to the inputs of the first 0 and second 11 blocks of the parity formers. B.yuk 0 produces the values of two control

0 разр дов. Первый контрольный разр , - это четность значений разр дов 17-32 и 49-64. Второй контрольный разр д - это четность значений разр дов 33-64. С выхода блока 10 значени двух контрольных разр дов поступают на вход коммутатора 19, с выхода которого - на входы 23 накопител 1. В это врем в блоке 11 происходит выработка 16 промежуточных значений из 64 информационных0 bits The first control bit is the parity of the values of bits 17-32 and 49-64. The second check bit is the parity of the values of bits 33-64. From the output of block 10, the values of two control bits arrive at the input of the switch 19, from the output of which to the inputs 23 of accumulator 1. At this time, in block 11, 16 intermediate values are generated from 64 information

разр дов. Первые разр ды со всех четырех модулей складываютс по четности в формирователе 41 четности (фиг. 10). В формирователе 42 четности складываютс вторые информационные разр ды из каждого модул и т. д., в формирователе 56 четности - 16-е информационные разр ды. Полученные в блоке 11 16 промежуточных разр дов поступают на входы блока 17 контрол . С выхода блока 17 6 контрольных разр дов поступают на вход коммутатора 21, с выхода которого - на входы 22 накопител 1.bits The first bits from all four modules are added in parity in the parity generator 41 (Fig. 10). In the parity generator 42, the second information bits from each module, etc., are added; in the parity generator 56, the 16th information bits are added. The 16 16 intermediate bits obtained in block 11 are fed to the inputs of the control block 17. From the output of the block 17, the 6 control bits are fed to the input of the switch 21, from the output of which to the inputs 22 of the drive 1.

Режим считывани . По адресным входам 2 поступают коды адресов чисел, которые должны быть считаны в данном цикле считывани . На входе 3 устанавливаетс потенциал разрешени считывани , например логическа «1, а на входе 24 сигнал , переключающий выходы коммутаторов 19 и 21 в третье состо ние. На управл ющих входах 8 коммутатора 6 устанавливаютс сигналы управлени , обеспечивающие передачу информации с выхода блока 9 коррекции на информационные входы и выходы 7 устройства. На вход 4 поступает сигнал обращени , например логический «О.Read mode Address inputs 2 receive codes for the addresses of numbers that must be read in a given read cycle. Input 3 establishes a read resolution potential, for example, a logical 1, and input 24 a signal that switches the outputs of the switches 19 and 21 to the third state. On the control inputs 8 of the switch 6, control signals are set to transmit information from the output of the correction unit 9 to the information inputs and outputs 7 of the device. The input 4 receives a reverse signal, for example, a logical "O.

Спуст врем , необходимое дл выборки информации из накопител 1, код считанного числа по вл етс на входах и выходах 5 накопител 1 и поступает на входы блоков 9-11. Одновременно значени контрольных разр дов с контрольных входов и выходов 22 и 23 поступают на входы второй группы блоков 14 и 20. В блоках 0, 11 и 17 происходит формирование контрольных разр дов из считанного кода числа аналогично режиму записи информационных и контрольных разр дов. Сформированные контрольные разр ды считанного кода числа поступают с выходов блоков 10 и 17 на первую группу входов блоков 14 и 20. Шестиразр дный код синдрома ощибки , сформированный на выходе блока 20, поступает на вход дешифратора 15. Дешифратор 15 вырабатывает адрес одноразр дной ощибки (на одном из 16 выходов по вл етс сигнал признака ощибки), котора корректируетс , либо вырабатываетс признак многоразр дной ощибки (из числа тех, что обнаруживаютс ), который поступает на выход 16 устройства. На выходах коммутатора 12 по вл етс адрес одноразр дной ошибки с выхода дещифратора 15 и результат сравнени контрольных разр дов с выхода блока 14. В этот момент на управл ющий вход 13 устройства должен быть подан стробирующий сигнал. В случае возникновени многократной ошибки стробирующий сигнал на вход 13 устройства может не подаватьс , если внешнее устройство анализирует сигналы с выхода 16. С помощью коммутатора 12 обеспечиваетс коммутирование одного из 16 разр дов в тот 16-разр дный модуль, в котором произошла однократна ошибка (номер модул в двоичном коде поступает из блока 14). После задержки в коммутаторе 12 сигнал одноразр дной ошибки поступает в блок 9 коррекции. Вследствие этого значение ошибочного разр да инвертируетс и обеспечивает поступление на входы и выходы 7 устройства исправленного числа.After the time required for retrieving information from accumulator 1, the code of the read number appears at the inputs and outputs 5 of accumulator 1 and enters the inputs of blocks 9-11. At the same time, the values of the control bits from the control inputs and outputs 22 and 23 are fed to the inputs of the second group of blocks 14 and 20. In blocks 0, 11 and 17, the control bits are formed from the read number code in the same way as the information and control bits are recorded. The generated check digits of the read code number come from the outputs of blocks 10 and 17 to the first group of inputs of blocks 14 and 20. The six-bit code of the fault syndrome, formed at the output of block 20, enters the input of the decoder 15. The decoder 15 generates the address of the one-bit error (on One of the 16 outputs is an error sign signal), which is corrected, or a multi-bit error sign (among those that are detected) is produced, which is output to the device output 16. At the outputs of the switch 12, the address of a one-bit error appears from the output of the delimiter 15 and the result of comparing the check bits from the output of block 14. At this moment, a strobe signal should be fed to the control input 13 of the device. In the event of a multiple error, the strobe signal to the device input 13 may not be sent if the external device analyzes the signals from output 16. Using the switch 12, one of 16 bits is switched to that 16-bit module in which a one-time error occurred (number the module in binary code comes from block 14). After a delay in the switch 12, the one-bit error signal enters correction block 9. As a consequence, the value of the erroneous discharge is inverted and ensures that the corrected number arrives at the inputs and outputs 7 of the device.

В р де случаев целесообразно выходы блока 14 через элементы ИЛИ (на фиг. 1-3 не показаны) подать на выход (например, в составе группы выходом 16), что позвол ет быстрее индицировать факт возникновени нечетных ощибок и, кроме того, повысит обнаруживающую способность.In a number of cases, it is advisable that the outputs of block 14 through the OR elements (not shown in Figs. 1-3) be sent to the output (for example, as part of a group by output 16), which allows for a faster indication of the occurrence of odd errors and, moreover, will increase the detecting ability to.

Остановимс на отличи х (конструктивных и функциональных), которые имеютс во втором и третьем вариантах.Let us consider the differences x (constructive and functional), which are available in the second and third variants.

Во втором варианте устрр ства (фиг. 2) вместо одного блока контрол использована совокупность таких блоков - это блок 17. Блок 17 содержит 4 блока контрол типа К555ВЖ1. Каждый из блоков предназначен дл обработки 16-разр дной группы информационных разр дов. Это позвол ет уменьщить аппаратурные затраты, но повышает стоимость, поскольку блоки контрол вл ютс дорогосто щими микросхемами.In the second variant of the device (Fig. 2), instead of one control unit, a set of such units is used - this is unit 17. Unit 17 contains 4 control units of the type K555VZh1. Each of the blocks is intended for processing a 16-bit group of information bits. This allows for a reduction in hardware costs, but increases the cost, since the control units are expensive chips.

В третьем варианте устройства (фиг. 3) кодирующа часть не изменена по сравнению с первым вариантом. Декодирующа часть имеет существенные изменени как в составе аппаратуры, так и в принципе декодировани . Остановимс на режиме считывани более подробно.In the third embodiment of the device (Fig. 3), the coding part is not changed as compared with the first variant. The decoding part has significant changes both in the hardware and in decoding principle. Stop on read mode in more detail.

На адресные входы 2 поступает код адреса числа, подлежащего считыванию в данном цикле. На входе 3 устанавливаетс потенциал считывани , например логический «О, а на входе 24 устанавливаетс сигнал, переключающий выход коммутатора 19 в третье состо ние. На вход 4 поступает сигнал обращени . Спуст врем , необходимое дл считывани информации из накопител 1, значени информационных и контрольных разр дов поступают на соответствующие блоки. Блоки 9, 10, 11, 12, 14 и 19 вырабатывают сигналы аналогично блокам 9, 10, 11, 12, 14, 19 первого варианта. На выходе блока 14 по вл етс двоичный двухразр дный код модул (одного из 4-х), в котором произошла ошибка. Данный код поступает на входы первой группы коммутатора 12.Address inputs 2 receives the address code of the number to be read in this cycle. Input 3 sets a read potential, for example, a logical "O", and input 24 sets a signal that switches the output of switch 19 to the third state. Input 4 receives a reversal signal. After the time required to read information from accumulator 1, the values of the information and check bits go to the corresponding blocks. Blocks 9, 10, 11, 12, 14, and 19 produce signals similar to blocks 9, 10, 11, 12, 14, 19 of the first variant. At the output of block 14, a binary two-digit module code (one of 4) appears in which an error has occurred. This code is fed to the inputs of the first group of switch 12.

Одновременно с этим 16-и разр дный код с выхода блока 11 через коммутатор 21 подаетс на информационный вход и выход блока 17 контрол . На управл ющем входе коммутатора 21 должен быть сигнал, обеспечивающий такую передачу, например логический «О. На контрольных входах и выходах блока 17 держитс контрольный код, считанный из накопител 1. ДалееAt the same time, the 16-bit code from the output of block 11 through the switch 21 is fed to the information input and output of the control block 17. At the control input of the switch 21, there must be a signal providing such a transmission, for example a logical "O. At the control inputs and outputs of block 17, a control code read from accumulator 1 is held. Next

16-и разр дный код поступает на информационные входы и выходы блока 17 и записываетс в него. Сигнал на входе 25 необходимо затем сн ть (это приведет к установке выхода коммутатора 21 в третье состо ние) и, кроме того, необходимо на вход 18 подать код 01 (выдача исправленной информации). В р де случаев, предварительно можно установить код 11 (выдача флагов ошибок) и затем, проанализировать состо ние флагов 16 (однократна или многократна ошибка), подать на 18 код 01 и строб сигнала на вход 13. ТакимThe 16-bit code enters the information inputs and outputs of block 17 and is written to it. The signal at input 25 must then be removed (this will set the output of switch 21 to the third state) and, in addition, it is necessary to send code 01 to input 18 (output of corrected information). In a number of cases, you can preliminarily set code 11 (issuing error flags) and then analyze the state of flags 16 (single or multiple errors), send code 01 to 18, and strobe the signal to input 13. Thus

Г1G1

33

образом, скорректированна информаци поступает на вход коммутатора 12. Следовательно , после по влени информации на входе и выходе 5 накопител 1 необходимо произвести считывание информации с выходов 7. По сложности этот вариант устройства примерно одинаков с первым вариантом, но он несколько быстрее, чем первый. Выходы блока 14 через элемент ИЛИ можно вывести (например, один из выходов группы выходов 16) и он будет сигнализировать о наличии ошибки, что будет быстрее, чем в блоке 17.Thus, the corrected information enters the input of switch 12. Therefore, after the information on input and output 5 of accumulator 1 appears, it is necessary to read information from outputs 7. In complexity, this device version is approximately the same as the first option, but it is somewhat faster than the first one. The outputs of block 14 through the OR element can be output (for example, one of the outputs of the group of outputs 16) and it will signal the presence of an error, which will be faster than in block 17.

1 и1 and

ПP

1 U Us 1 U Us

иг.дig.d

с КО- J}Q ® 2 @Dy © J7 Л/ J7o ® / ® 2} 1Г г @ ® -27 KS 2) ® © 27j © -Z f( ® © 2}Q © 7 /г а 3) © -Z © ® -ZV/ with KO- J} Q ® 2 @Dy © J7 L / J7o ® / ® 2} 1G g @ ® -27 KS 2) ® © 27j © -Z f (® © 2} Q © 7 / g 3) © -Z © ® -ZV /

(Раг.б(Par.b

Фиг. 6FIG. 6

Pfja.9 ® 2}g ® J} @ 2 ® 2} ® J} ©277 ® -Z © // © 2./5, ® yj, в) -2. V ®ЛЭ® / 5 © -2 ® .g ® J7, V ® ® ® -2// ф /.j © -27 / © / V « . © У © © © -2 г/. 7Pfja.9 ® 2} g ® J} @ 2 ® 2} ® J} © 277 ® -Z © // © 2./5, ® yj, c) -2. V ®ЛЭ® / 5 © -2 ® .g ® J7, V ® ® ® -2 // f /.j © -27 / © / V «. © © © -2 g /. 7

(риг. /О(rig / o

/в у с /уаг/ длЛ й/г ( )/ in with / var / dl / th (g)

Z/TZ / T

ipus. //ipus //

От .From

SQUSQU

От /7/$г./ OfTi СуУ(/г. 2)From /7/$.g./ OfTi SuU (/ g. 2)

Pus. /JPus. / J

От 6У70ха 2ОFrom 6U70kha 2O

Claims

1. A memory device with error correction containing a drive, the information inputs and outputs of which are connected respectively to the inputs and outputs of the first group of the first switch, the inputs and outputs of the second group of which are information inputs and outputs of the device, and the control inputs of the first switch are control inputs of the first group device, control unit, the control inputs of which are the control inputs of the second group of the device, characterized in that, in order to increase the information e the bones of the device, parity former blocks, switches from the second to fourth, comparison blocks, an error correction block, a decoder are inserted into it, and the information inputs and outputs of the drive are connected respectively to the inputs of the first and second parity formers blocks, the inputs of the first group of the error correction block, the outputs of which are connected to the inputs of the second group of the first switch, and the inputs of the second group are connected to the outputs of the second switch, the control input of which is the first control input of the device and the inputs of the first and second groups are connected respectively to the outputs of the first comparison unit and the outputs of the first group of the decoder, the outputs of the second group of which are the control outputs of the device, and the inputs are connected to the outputs of the second comparison unit, the inputs of the first and second groups of the first comparison unit are connected respectively to the inputs and the outputs of the third switch, the inputs of the first and second groups of the second comparison unit are connected respectively to the inputs and outputs of the fourth switch, the control input of the third switch connected to the control input of the fourth switch and is the second control input of the device, the inputs of the control unit are connected to the outputs of the second block of parity units, and the outputs are connected to the inputs of the first group of the second comparison unit, the inputs of the second group of which are connected to the control inputs and outputs of the first drive group, control the inputs and outputs of the second group of which are connected to the inputs of the second group of the first comparison unit, the inputs of the first group of which are connected to the outputs of the first block of formers parity.

2. A memory device with error correction, containing a drive, the information inputs and outputs of which are connected respectively to the inputs and outputs of the first group of the first switch, the inputs and outputs of the second group of which are information inputs and outputs of the device, the control inputs of the first switch are the control inputs of the first group of the device , a group of control units, the control inputs of which are combined and are control inputs of the second group of devices, the inputs of the control units are connected to the input mi of the first group of the first switch, characterized in that, in order to increase the information capacity of the device, parity former blocks, comparison blocks, a decoder, second to fourth switches, and an error correction block, the inputs of the first group of which are connected to the inputs of the first block of parity formers and inputs of the first group of the first switch, the inputs of which are connected to the outputs of the error correction block, the inputs of the second group of which are connected to the inputs of the first block of parity and inputs the first group of the first switch, the inputs of which are connected to the outputs of the error correction block, the inputs of the second group of which are connected to the outputs of the second switch, the control input of which is the first control input of the device, and the outputs of the first and second groups are connected to the outputs of the first comparison unit and the outputs of the first group a decoder, the outputs of the second group of which are the control outputs of the device, and the inputs are connected to the outputs of the second comparison unit, the outputs of the control units are connected to the inputs the second block of parity drivers, the outputs of the first block of parity drivers are connected to the inputs of the third switch and the inputs of the first group of the first comparison unit, the outputs of the second block of parity drivers are connected to the inputs of the fourth switch and the inputs of the first group of the second comparison unit, the inputs of the second group of which are connected respectively to the inputs and the outputs of the fourth switch and the inputs and outputs of the control bits of the first group of the drive, the inputs and outputs of the control bits of the second group of which are connected to inputs of the second group of the first comparison unit and the inputs and outputs of the third switch, whose control input is connected to the control input of the fourth switch and a second control input device.

3. The device according to π. 1 or 2, characterized in that an OR element is inserted into it, the inputs of which are connected to the outputs of the first comparison unit, and the output is an additional control output of the device.

4. A memory device with error correction, containing a drive, the information inputs and outputs of which are connected respectively to the inputs and outputs of the first group of the first switch, the inputs and outputs of the second group of which are information inputs and outputs of the device, the control inputs of the first switch are the control inputs of the first group devices, the control unit, the control inputs of which are the control inputs of the second group of devices, the control inputs and outputs of the control unit are connected to the control the open inputs and outputs of the first group of the device, and the inputs of the control unit are the control outputs of the device, characterized in that, in order to increase the information capacity of the device, parity former blocks, a comparison unit, switches, from second to fourth, error correction block are introduced into it, the inputs of the first group of which are connected to the inputs of the first and second blocks of parity drivers and the inputs and outputs of the first switch, the inputs of which are connected to the outputs of the error correction block, the inputs of the second group They are connected to the outputs of the second switch, the control input of which is the first control input of the device, and the inputs of the first and second groups are connected respectively to the outputs of the first comparison unit and the outputs and inputs of the control unit, the outputs of the first block of parity drivers are connected to the inputs of the third switch and inputs of the first group comparison unit, the inputs of the second group of which are connected to the inputs and outputs of the third switch and the control inputs and outputs of the second group of the drive, the outputs of the second comm of the torus are connected to inputs of the fourth switch, the inputs and outputs are connected to inputs of the second group of the second switch control inputs of the third and fourth switches are respectively second and third control inputs.

5. The device according to claim 4, characterized in that an OR element is inserted into it, the inputs of which are connected to the outputs of the comparison unit, and the output is an additional control output of the device.