SU1161994A1

SU1161994A1 - Storage with self-check

Info

Publication number: SU1161994A1
Application number: SU843689502A
Authority: SU
Inventors: Степан Онуфриевич Малецкий; Виктор Николаевич Горшков
Original assignee: Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority date: 1984-01-04
Filing date: 1984-01-04
Publication date: 1985-06-15

Abstract

ЗАПОМИНАКЯЦЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее адресный накопитель, формирователь адресных сигналов, входной регистр, блок кодировани , блок коррекции, сумматоры по модулю два и выходной регистр, причем одни из входов адресного накопител соединены с выходами формировател адресных сигналов , а другие входы - с выходами входного регистра, одни из входов которого подключены к выходам блока кодировани , первые и вторые входы сумматоров по модулю два соединены содтветственно с входами и с одними из выходов блока коррекции, а выходы - с входами выходного регистра , одни из выходов которого вл ютс выходами устройства, другие входы входного регистра соединены с входами блока кодировани и вл ютс информационными входами устройства , отличающеес тем, что, с целью повышени достоверности контрол и быстродействи . устройства, в неро введены ассоциативный накопитель, группы элементов И, группы элементов ИЛИ, коммутаторы , дешифраторы и элементы НЕ, причем первые входы элементов ИЛИ первой группы соединены с выходами элементов И первой группы, первые входы которых подключены к выходам элементов НЕ, а вторые входы - к выходам адресного накопител , выходы элементов ИЛИ первой группы соединены с входами блока коррекции, одни из входов ассоциативного накопител подключены соответственно к другим выходам блока коррекции и к выходам первого коммутатора, входы которого соединены с выходами элементов ИЛИ второй группы, первые входы которых (Л подключены к выходам входного регистра , а вторые входы - к выходам элементов И второй группы, первые входы которых соединены с другими выходами выходного регистра, а вторые входы - с одними из выходов блока коррекции, вторые входы элементов ИЛИ первой группы подключены к выхоОд дам второго коммутатора, вхгды которого соединены с одними из выходов 00 ассоциативного накопител , другие входы и выходы которого подключены соответственно к выходам формировател адресных сигналов и к входам дешифраторов , выходы которых соединены с управл ющими входами первого и второго коммутаторов и входам элементов ИЛИ третьей группы, выходы которых подключены к входам элементов НЕ.STORAGE DEVICE WITH AUTONOMOUS CONTROL, containing an address accumulator, address signal generator, input register, coding unit, correction unit, modulo-two adders and an output register, one of the inputs of the address accumulator connected to the outputs of the address signal generator, and the other inputs - sections of the address accumulator are connected to the outputs of the address signal generator, and the other inputs are bar sections, and one of the inputs of the address accumulator is connected to the outputs of the address signal generator, and the other inputs are bar sections, and one of the inputs of the address accumulator is connected to the outputs of the address signal generator, and the other inputs are bar sections, and one of the inputs of the address accumulator is connected to the outputs of the address signal generator, and the other inputs are bar sections. the input register, one of the inputs of which are connected to the outputs of the coding block, the first and second inputs of modulo-two adders are connected respectively to the inputs and one of the outputs of the correction block ii, and outputs - to the inputs of the output register, one of outputs that are output device, the other inputs of input register connected to a coding input unit and the device information are input, characterized in that, in order to increase the reliability and control performance. devices, associative storage, AND group, OR group of elements, switches, decoders and NOT elements are introduced into Nero, the first inputs of the OR elements of the first group are connected to the outputs of the AND elements of the first group, the first inputs of which are connected to the outputs of the elements, and the second inputs - to the outputs of the address accumulator, the outputs of the elements OR of the first group are connected to the inputs of the correction unit, some of the inputs of the associative accumulator are connected respectively to the other outputs of the correction unit and to the outputs of the first switch torus, the inputs of which are connected to the outputs of the elements OR of the second group, the first inputs of which (A are connected to the outputs of the input register, and the second inputs - to the outputs of the elements AND of the second group, the first inputs of which are connected to other outputs of the output register, and the second inputs - with one from the outputs of the correction unit, the second inputs of the elements OR of the first group are connected to the outputs of the second switch, which are connected to one of the outputs 00 of the associative drive, the other inputs and outputs of which are connected respectively to the output Dam address address signals and to the inputs of the decoders, the outputs of which are connected to the control inputs of the first and second switches and the inputs of the elements OR of the third group, the outputs of which are connected to the inputs of the elements NOT.

Description

IП Изобретение относитс к вычислительной технике и может быть использовано при создании запоминающих устройств на базе интегральных запоминающих устройств, Известно запоминающее устройство с автономным контролем, содержащее Накопитель, адресный блок, входной регистр, группы сумматоров по модулю два, блок коррекции информаиции, блок определени кратности ошибок, блок кодировани и выходной регистр lj . Недостатком такого устройства вл етс его низкое быстродействие при возникновении двух и более ошибок в слове. Наиболее близким техническим решением к изобретению вл етс запоминающее устройство с автономным контролем, содержащее накопитель, соединенный по входам с адресным блоком, выходами входного регистра и первыми входами сумматоров по модулю два первой группы, выходы накопител подключены к входам блока кор рекции, вторым входам сумматоров по модулю два и первьм входам сумматоров по модулю два второй группы, вторые входы которых соединены с выходами блока коррекции, выходы сумматоров по модулю два первой груп пы соединены с входами блока определени кратности ошибок, вьосоды которого соединены с первой группой входов входного регистра, втора группа вх „. дов которого подключена к шинам записи информации и входам блока кодировани , выходы которого соединены с третьей группой входов входного регистра, соответствующий вход которого соединен с соответствующим входом блока кодировани и ииной записи нул , выходы сумматоров по модулю два соединены с входами выходного регистра L2J. Однако и данное устройство характеризуетс низким быстродействием и недостаточной достоверностью контрол считываемой информации, так как в нем дл исправлени ошибок, кратность которых не превышает корректир ющую способность кода, требуетс два цикла записи и один цикл считывани в режиме записи информации и один цикл считьшани в режиме считывани информации. 4 Цель изобретени - повьпиение достоверности контрол и быстродействи устройства. Поставленна цель достигаетс тем, что в запоминающее устройство с автономным контролем, содержащее адресный накопитель, формирователь адресных сигналов, входной регистр. блок кодировани , блок коррекции, сумматоры по модулю два и выходной регистр, причем одни из входов адресного накопител соединены с выходами формировател адресных сигналов , а другие входы - с вьЬсодами входного регистра, одни из входов которого подключены к выходам блока кодировани J первые и вторые входы сумматоров по модулю два соединены соответственно с входами и с одними из выходов блока коррекции, а выходы - с входами выходного регистра, одни из выходов которого вл ютс выходами устройства, другие входы входного регистра соединены с входами блока кодировани и вл ютс информационными входами устройства, введены ассоциативный накопитель, группы элементов И, группы элементов ИЛИ, коммутаторы, дешифраторы и элементы НЕ, причем первые входы элементов ИЛИ первой группы соединены с выходами элементов И первой группы, первые входы которых подключены к выходам элементов НЕ, а вторые входы - к выходам адресного накопител , выходы элементов ИЛИ первой группы соединены с входами блока коррекции, одни из входов ассоциативного накопител подключены соответственно к другим выходам блока коррекции и к выходам первого коммутатора, входы которого соединены с выходами элементов ИЛИ второй группы, первые входы которых подключены к выходам входного регистра , а вторые входы - к -выходам элементов И второй группы, первые входы которых соединены с другими выходами выходного регистра, а вторые входы - с одними из выходов блока коррекции, вторые входы элементов ИЛИ первой группы подключены к выходам второго коммутатора, входы которого соединены с одними из выходов ассоциативного накопител , другие входы и выходы которого подключены соответственно к выходам формировател адресных сигналов и к входам дешифраторов, выходы которых соединены с управл ющими входами первого и второго коммутаторов и входами элементов ИЛИ третьей группы, выходы которых подключены к входам элементов НЕ. На чертеже представлена функциональна схема предложенного устрой ства. Устройство содержит адресные входы 1, формирователь 2 адресных сигналов, адресный накопитель 3, вх ной регистр 4, блок 5 кодировани . На чертеже обозначены информационны входы 6 устройства. Устройство содержит также первую группу элементов И 7, первую группу элементов ИЛИ 8, блок 9 коррекции, группу сумматоров 10 по модулю два, выходной регистр 11 с выходами 12, ассоциативный накопитель 13, содерж щий функциональную часть 14 дл раз мещени содержимого отказавших разр дов , признаковую часть 15 дл хра нени номеров отказавших разр дов и аргументную часть 16 дл запоминани адресов отказавших чеек нако пител 3, вторую группу элементов И 17, вторую группу элементов ИЛИ 1 пр.рвьм 19 и второй 20 коммутаторы, дешифраторы 21, третью группу элементов ИЛИ 22, элементы НЕ 23. На чертеже обозначены входы 24, 25, 26 и выходы 27 и 28 ассоциативного накопител 13. Предложенное устройство работает следующим образом. Двоичное кодовое слово, содержащее п. разр дов, принимаетс в регистр 4. При этом k разр дов из п (где k : п) вл ютс информационным Они поступают по входам 6 как в регистр 4, так и на блок 5, с которого n-k контрольных разр дов подаютс в регистр 4. Прин тое кодовое слово записываетс в накопитель 3 по адре су, поступившему по входам 1 через формирователь 2. В режиме считывани информации при отсутствии ошибок на выходах бл ка 9 нули, следовательно, и в признаковых част х 15 накопител 13 . также нули. Это приводит к нулевым сигналам на всех входах дешифраторов 21, а значит, и на всех п. выходах каждого из дешифраторов 21. Сле довательно, коммутаторы 19 и 20 заперты , а на выходе элементов НЕ 23 единичные сигналы. Cчитaннot из накопител 3 кодовое слово через открытые элементы И 7, элементы ИЛИ В без подмены разр дов поступает на входы блоке 9 и на первые входы Сумматоров 10. В силу отсутстви опгабок блок 9 формрфует нулевые сигналы на одних из выходов, которые обеспечивают передачу всех разр дов кодового слова через сумматоры 10 без изменени дл приема его в регистр 11, из которого информационные разр ды выдаютс на выходах 12 устройства. При обнаружении первой ошибки i-ro разр да в режиме считывани по какому-либо адресу на i-м выходе одних из выходов блока 9 сформирована единица , поступающа на второй вход i-ro сумматора 10, где происходит исправление i-ro разр да слова перед приемом его в регистр 11. Единица из блока 9 поступает также на второй вход i-ro элемента И 17. На других выходах блока 9 будет сформирован код номера отказавшего разр да , поступающий на входы частей 15 накопител 13. С формировател 2 на входы частей 16 накопител 13 подаетс код адреса чейки, в которой обнаружена ошибка. Адрес чейки и номер отказавшего разр да записываетс в часть 16 и часть 15 Соответственно первой чейки накопител 13. Код номера i-rb разр да поступает на первый из дешифраторов 21, на i-M выходе которого формируетс единичный сигнал, подаваемый на управл ющий вход коммутатора 19. Правильное значение i-ro разр да с регистра 11 через i-й элемент И 17 подаетс на второй вход i-ro элемента ЖМ 18, на первом входе которого нуль, поступающий с регистра 4. С i-ro элемента РШИ 18 значение i-ro разр да поступает на коммутатор 19, затем через его выход поаетс на первый из входов 24 накопител 13, где это значение запомиаетс в части 14 первой чейки. При повторном обращении к накопиелю 3 по данному адресу с целью читывани .слова происходит обращеие и к первой чейке накопит ел 13. его части 15 и части 1Д считывают код номера i-ro разр да и правильое значение информации i-ro разр да оответственно. Код номера разр да ерез соответствующие выходы 28 по5 ступает на первый из дешифраторов 21, на его i-м выходе формируетс единичный сигнал, подаваемьй на управл ющий вход коммутатора 20 и на вход i-ro элемента ИЛИ 22. Нулевой сигнал с выхода i-ro элемента НЕ 23 группы закроет i-й элемент И 7, чем запрещаетс прохождение неправильного значени i-ro разр да с накопител 3. Правильное значение i-ro разр да через первый из выходов 27 накопител 13 и коммутатор 20 поступает на i-й элемент ИЛИ 8, где подмен ет неправильное значение i-ro разр да, считанного с накопител 3. На регистр 11 и блок 9 при этом подаетс правильное значение кодового слова. Если в цикле записи потребуетс запись новой информации по данному адресу, то в части 14 первой чейки накопител 13 будет запомнено перво начальное значение i-ro разр да. Пр изводитс это следующим образом. Значение 1-го разр да с выхода ре гистра А подаетс на первый вход i-го элемента ИЛИ 18, на втором вхо .де которого нуль, так как при этом с регистра 11 поступают нули, С элемента ИЛИ 18 значение i-ro разр да, как показано выше, через коммутатор 19 поступает в накопитель 13, Если возникла нова ошибка в другом разр де в результате чтени информации из накопител 3 по адресу. 4« по которому ранее бьша обнаружена ошибка, данные о которой зафиксированы в накопителе 13, то нова ошибка будет обнаружена и исправлена рассмотренным способом, В следующие часть 16 и часть 14 чейки накопител 13 в части 16 которой записан рассматриваемый адрес чейки накопител 3, будет занесен соответственно номер и правильное значение очередного отказавшего разр да. При повторном обращении к накопителю 3 по данному адресу и считываемой информации будут примен тьс уже значени двух отказавших разр дов. Аналогичным образом, в предлагаемом устройстве могут корректироватьс ошибки большей кратности, Тлким образом, в предложенном устройстве примен етс ассоциативный накопитель дп коррекции ошибок большой кратности, что повьш1ает достоверность контрол накопител . Причем запись информации производитс за один .цикл записи, а считывание за один цикл считывани , -ч результате чего быстродействие устройства повышаетс в 3 раза по сравнению с прототипом при записи информации и наличи ошибки, Технико-экономическое преимущество предложенного устройства заключаетс в более высокой достоверности контрол и более высоком быстродействии по сравнению с прототипом.IP The invention relates to computing and can be used to create storage devices based on integrated storage devices. A memory device with independent control is known that contains a storage device, an address block, an input register, modulo two adders, an information correction block, an error rate determination block. coding block and output register lj. The disadvantage of such a device is its low speed in the event of two or more errors in the word. The closest technical solution to the invention is a storage device with autonomous control, containing a drive connected by inputs to an address block, inputs of an input register and first inputs of modulators two of the first group, outputs of the accumulator are connected to the inputs of a correction unit, the second inputs of adders by module two and the first inputs of adders modulo two of the second group, the second inputs of which are connected to the outputs of the correction unit, the outputs of adders modulo two of the first group are connected to the inputs of the block and determining errors multiplicity vosody which are connected with the first group of inputs of input register, a second group of Rin '. The dumps of which are connected to the information recording buses and the inputs of the coding block, the outputs of which are connected to the third group of inputs of the input register, the corresponding input of which is connected to the corresponding input of the coding block and the zero record, the outputs of modulo-two adders are connected to the inputs of the output register L2J. However, this device is characterized by low speed and insufficient reliability of control of the read information, since it requires two write cycles and one read cycle in the information recording mode and one read cycle in the read mode to correct errors, the multiplicity of which does not exceed the correcting ability of the code. information. 4 The purpose of the invention is to increase the reliability of control and speed of the device. This goal is achieved by the fact that in a memory device with autonomous control, containing an address accumulator, an address signal generator, an input register. a coding unit, a correction unit, modulo-two adders and an output register, with one of the inputs of the address accumulator connected to the outputs of the address signal generator, and the other inputs are connected to the b of the input register, one of the inputs of which is connected to the outputs of the coding block J first and second inputs modulo-two adders are connected respectively to the inputs and to one of the outputs of the correction unit, and the outputs to the inputs of the output register, one of the outputs of which are device outputs, the other inputs of the input register with the inputs of the coding unit, and are the information inputs of the device, the associative storage unit, AND group of elements, OR group of elements, switches, decoders and NOT elements are introduced, the first inputs of the OR elements of the first group are connected to the outputs of the AND elements of the first group, the first inputs of which are connected to the outputs of the elements NOT, and the second inputs to the outputs of the address accumulator, the outputs of the elements OR of the first group are connected to the inputs of the correction unit, one of the inputs of the associative accumulator is connected respectively to the other to the outputs of the correction unit and to the outputs of the first switch, the inputs of which are connected to the outputs of the OR elements of the second group, the first inputs of which are connected to the outputs of the input register, and the second inputs to the outputs of the elements AND of the second group, the first inputs of which are connected to other outputs of the output register , and the second inputs - with one of the outputs of the correction unit, the second inputs of the elements OR of the first group are connected to the outputs of the second switch, the inputs of which are connected to one of the outputs of the associative drive, the other inputs and output which are respectively connected to the output of the address signals and to the inputs of decoders, the outputs of which are connected with the control inputs of the first and second switches, and third OR input group of elements, the outputs of which are connected to the inputs of the NOT elements. The drawing shows the functional diagram of the proposed device. The device contains address inputs 1, an address signaling driver 2, an address storage device 3, an input register 4, a coding block 5. In the drawing, informational inputs 6 of the device are indicated. The device also contains the first group of elements AND 7, the first group of elements OR 8, the correction block 9, the group of adders 10 modulo two, the output register 11 with the outputs 12, the associative accumulator 13 containing the functional part 14 for placing the contents of the failed bits, sign part 15 for storing the numbers of the failed bits and the argument part 16 for storing the addresses of the failed cells at the power source 3, the second group of elements AND 17, the second group of elements OR 1 RR 19 and the second 20 switches, decoders 21, the third group of elements or 22, NOT elements 23. In the drawing, the inputs 24, 25, 26 and the outputs 27 and 28 of the associative storage unit are indicated. The proposed device operates as follows. The binary code word containing p. Bits is received in register 4. In this case, k bits from n (where k: p) are informational. They arrive at inputs 6 both in register 4 and in block 5, from which nk the control bits are sent to register 4. The received code word is written to drive 3 at the address received at inputs 1 through the driver 2. In read mode, if there are no errors at the outputs of the block, 9 are zero, therefore, in the attribute parts 15 drive 13. also zeros. This leads to zero signals on all inputs of the decoders 21, and hence on all the outputs of each of the decoders 21. Consequently, switches 19 and 20 are locked, and NO 23 output signals. The read from the accumulator 3 is a code word through the open elements AND 7, the elements OR B without changing the bits enters the inputs of block 9 and the first inputs of Adders 10. By virtue of the absence of a blunder, block 9 forms zero signals at one of the outputs that ensure the transmission of all bits The code word returns through adders 10 without modification to receive it into register 11, from which data bits are output from device outputs 12. When the first i-ro error is detected in the read mode at any address, at the i-th output of one of the outputs of block 9, a unit is formed that arrives at the second input of the i-ro adder 10, where the i-ro bit of the word is corrected before by receiving it into the register 11. The unit from block 9 also enters the second input of the i-ro element And 17. At the other outputs of block 9, the code of the number of the failed discharge will be generated, arriving at the inputs of parts 15 of the drive 13. With the driver 2 to the inputs of parts 16 drive 13, the address code of the cell in which it is detected is supplied Errors. The cell address and the number of the failed bit are recorded in part 16 and part 15 of the first cell of the accumulator 13. The code of the i-rb bit number goes to the first of the decoders 21, at the iM output of which a single signal is generated that is fed to the control input of the switch 19. The correct value of the i-ro bit from register 11 through the i-th element And 17 is fed to the second input of the i-ro element of the LM 18, at the first input of which is zero, coming from the register 4. With the i-ro element of the RShI 18 i-ro value the bit enters the switch 19, then through its output goes to the first from inputs 24 of accumulator 13, where this value is stored in part 14 of the first cell. When re-accessing accumulator 3 to this address for the purpose of reading the word, the first cell accumulates 13 e. 13. its parts 15 and 1D part read the code of the i-ro digit and the correct value of the i-ro information respectively. The code of the number of discharge. Through the corresponding outputs 28 through 5, it goes to the first of the decoders 21, a single signal is generated at its i-th output, applied to the control input of the switch 20 and to the input of the i-ro element OR 22. A zero signal from the i-ro output the element of the 23 group will close the i-th element of AND 7, which prohibits the passage of the wrong value of the i-bit from drive 3. The correct value of the i-bit through the first of outputs 27 of drive 13 and switch 20 goes to the i-th element OR 8, where it replaces the incorrect value of the i-ro bit read from the accumulate 3. On register 11 and block 9, the correct value of the code word is applied. If in the recording cycle it is necessary to record new information at this address, then in part 14 of the first cell of accumulator 13, the initial value of the i-th digit will be stored. This is solved as follows. The value of the 1st bit from the output of register A is fed to the first input of the i-th element OR 18, on the second input where it is zero, since there are zero from register 11, C-element OR 18 is the i-ro bit , as shown above, through switch 19 enters drive 13, if a new error has occurred in another level as a result of reading information from drive 3 at the address. 4 “for which an error was previously detected, which is recorded in drive 13, then a new error will be detected and corrected by the considered method. In the following part 16 and part 14 of drive 13, in part 16 of which the address of drive 3 is recorded, accordingly, the number and the correct value of the next failed bit. When re-accessing the drive 3 to this address and the read information, the values of the two failed bits will already be used. Similarly, in the proposed device, errors of greater multiplicity can be corrected. Tlkim, in the proposed device, an associative accumulator dp of error correction of a large multiplicity can be used, which increases the reliability of the control of the accumulator. Moreover, information is recorded in one write cycle, and reading in one read cycle, resulting in a device performance increase by 3 times compared with the prototype when recording information and the presence of an error, the technical and economic advantage of the proposed device lies in the higher accuracy of the control. and higher speed compared to the prototype.

riri

. .

I /6 I I /5i/4jI / 6 I I / 5i / 4j

/J/ J

2/r2 / r

Claims

MEMORY DEVICE

WITH AUTONOMOUS CONTROL, which contains an address accumulator, an address shaper, an input register, an encoding block, a correction block, modulo two adders and an output register, one of the inputs of the address accumulator connected to the outputs of the address signal shaper, and the other inputs to the outputs of the input register , one of the inputs of which are connected to the outputs of the coding unit, the first AND second inputs of the adders modulo two are connected respectively to the inputs and to one of the outputs of the correction unit, and the outputs to the inputs of the output Registers, some of which are output unit outputs, the other inputs of input register connected to inputs of a coding unit and the device information are input, characterized in that, in order to increase the reliability and control performance. devices, an associative drive, groups of AND elements, groups of OR elements, switches, decoders and NOT elements are inserted into the Nero, the first inputs of OR elements of the first group connected to the outputs of the AND elements of the first group, the first inputs of which are connected to the outputs of the elements NOT, and the second inputs - to the outputs of the addressable drive, the outputs of the OR elements of the first group are connected to the inputs of the correction unit, one of the inputs of the associative drive is connected respectively to the other outputs of the correction unit and to the outputs of the first switch, input the odes of which are connected to the outputs of the elements OR 2 of the second group, the first inputs of which are connected to the outputs of the input register, and the second inputs to the outputs of the elements AND of the second group, the first inputs of which are connected to other outputs of the output register, and the second inputs to one of the outputs of the block corrections, the second inputs of the OR elements of the first group are connected to the outputs of the second switch, the input of which is connected to one of the outputs of the associative drive, the other inputs and outputs of which are connected respectively to the outputs of the address generator waist and signals to the inputs of decoders, the outputs of which are connected to the control inputs of the first and second switches, and third OR input group of elements whose outputs are connected to inputs of the NOT elements.

061994