Изобретение относитс к технике св зи, может быть использовано дл объединени систем многоканальной св зи с импульсно-кодовой модул цие и вл етс усовершенствованием изоб ретени по авт.св. № 1072281. Цель изобретени - повьшение качества передачи информации путем равномерного распределени потерь между каналами. На фиг. 1 приведена структурна электрическа схема передающего устройства дл системы св зи статис тического уплотнени -, на фиг. 2 и 3 временные диаграммы, по сн ющие -работу предлагаемого устройства. Передающее устройство дл систем св зи статистического уплотнени содержит блок 1 согласовани .тактовых скоростей, входной регистр 2 сдвига, регистр 3 сдвига отсчета, блок А сравнени , пороговый блок 5, |блок 6 управлени .записью, коммутатор 7, регистр 8 промежуточного хранени , блок 9 управлени считыванием , блок 10 формировани синхросигналов , блок 11 пам ти, счет-. чин 12, дешифратор 13. блок 14 управлени сдвигом, сдвиговый регистр 15 объединенного цикла, кольцевой регистр 16 сдвига, сдвиговьй регистр 17 преобразованного цикла и блок 18 задержки.. Устройство работает следующим образом. Сигналы импульсно-кодовой модул ции (ИКМ) поступают на входы блока 1, осуществл ющего поканальное объединение цифровых потоков. На вы ходе блока 1 формируетс сигнал, имеющий скорость модул ции, соответ ствующую сумме скоростей вход щих цифровых потоков. На фиг. 2 изображ ны временные диаграммы и и б вход щих цифровых потоков, в- объединен ного цикла. С выхода блока 1 объеди ненный цифровой поток поступает на вход сдвигового регистра 15, имеюще го емкость, равнуто длине объединенного цикла обеих ИКМ систем, т.е. 2N - К бит (где К - число бит, при .ход щеес на один канал (отсчет) ИК системы, N - число каналов -одной ИКМ системы). В момент времени, когда в сдвиго вом регистре 15 записан весь объеди ненный цикл передачи, информаци в параллельном коде переписьшаетс в . кольцевой регистр 16 по синхроимпульсу из блока 10, который поступает с частотой, равной частоте дискретизации . Этот же синхросигнал, имеющий коэффициент пересчета, равньш 2, поступает на вход блока 18 и на счетчика 12. Величина суммы в параллельном коде со счетчика 12 поступает на вход дешифратора 13. Сигнал с соответствующего возбужденного выхода дешифратора 13, причем номер возбужденного выхода соответствует числу отсчетов, на которое необходимо сдвинуть объединенньй цикл вправо, поступает на блок 14, на другой вход которого поступают импульсы, задающие скорость сдвига в кольцевом регистре 16, частота которых выбираетс равной произведению удвоенной частоты дискретизации на длину объединенного цикла. Это значение частоты обеспечивает сдвиг информации в кольцевом регистре 16 на (2N-1) разр дов за врем , равное (Т/2)Т, где Т - период объединенного цикла (фиг. 2г). После сдвига информаци из кольцевого регистра 16 переписываетс в сдвиговый регистр 17. Момент перезаписи определ етс наличием синхросигнала на выходе блока 18, в котором врем задержки выбираетс равным Т (3/4)Т. Это обеспечивает перезапись информации из кольцевого регистра 16 в сдвиговый регистр 17 до записи очередного объединенного цикла в кольцевой регистр 16. Из сдвигового регистра 17 информаци последовательно , считьшаетс под воздействием синхросигналов, поступающих из блока 10 с частотой f2 f -2N-K, где f - частота дискретизации . Диаграммы, по сн ющие работу схемы, приведены на фиг. 3, где дл простоты считаетс , что объе- диненньй цикл содержит восемь отсчетов (по четыре от каждой системы ) . Пусть на сдвиговьй регистр объединенного цикла поступает цифровой поток, каждьй цикл которого содержит восемь отсчетов (сг,6,б, г,а,е,ж, j). На фиг. З показана последовательность трех циклов; на фиг. Зб - цикл, записанньй в кольцевой регистр 16 и сдвинутьй соответственно на 0,1,2,3,4,5,6 и 7 отсчетов вправо. На фиг. За показан 3 цифровой поток на выходе сдвигового регистра 17, где j-й цикл сдвинут вправо на О отсчетов, j+1-й - на один отсчет, j+2-й цикл - на два отсчета вправо и т.д. Таким образом , оказываетс , что отсчеты различных каналов от цикла к циклу сдвигаютс на один канальный интервал , что приводит в услови х ста.тис тической перегрузки к равномерному распределению потерь информации между каналами. Далее цифровой поток поступает на входной регистр 2 с емкостью 2N-«K бит. Сигналы с выхода последнего разр да входного регистра 2 поступают на вход регистра сдвига 3 емкостью К бит. Сигналы с выходов регистра сдвига 3 и выходов разр дов входного регистра 2, имеющих номера от (К+1) до 2К, подаютс на блок 4, на выходе которого в параллельном коде формируетс сигнал равньш абсолютной величине разности предыдущего и текущего отсчетов i-ro канала. На фиг. 32 условно изображен вхо ной регистр 2, блок 4 и регистр сдвига 3. На входной регистр 2 поступает цифровой поток. Пусть, напри мер, в нем записаны отсчеты двух соседних циклов j и (j+1)-ro. С выхода разр дов входного регистра 2 с номерами от (К+1)-го до 2К (К число разр дов, занимаемое одним отсчетом) на вход блока сравнени поступает отсчет c((j + 1)-ro цикла, которьй занимает вторую позицию в цикле. На регистр 3 сдвига в этот момент поступает отсчет g j-го ;цикла, который занимал третью . позицию в J-M цикле. Таким образом происходит сравнение одноименных отсчетов соседних циклов. На фиг.3 происходит сравнение следующих отсчетов и т.д. С выхода блока сигнал поступает на вход порогового блока 5, который в моменты времени, определ емые бло 84 ком 10, формирует на своем выходе сигналы 1, при превышении установленного порога, или О - в противном случае. Сигналы с выхода порогового блока 5 поступают на вход блока 6 и соответствующий вход коммутатора 7, к другим К входам которого подаютс в параллельном коде сигналы от разр дов входного регистра 2 с номерами от (К+1) до 2К. Блок 6 в моменты времени, определ емые блоком 10, формирует управл ющие сигналы, по которым коммутатор 7 записывает текущее значение канальных отсчетов (разность которых с предыдущими значени ми превысила величину, определ емую пороговым блоком 5) и сигналы О и 1, сформированные на выходе порогового блока 5, в отведенные дл этих целей информационные и служебное пол регистра 8. Регистр 8 имеет емкость (KN - М )бит, где Mj.j,- число бит, отводимых под синхросигнал циклового фазировани устройства. Дл передачи обновл ющей информации отводитс (KN -2N - ,) бит в каждом выходном цикле. Причем кроме синхросигнала в каждом выходном цикле передаетс служебное слово емкостью 2N бит, которое показывает, в каких канальных интервалах объединенного цифрового потока абсолютна величина разности значений отсчетов текущего и предыдущего циклов соответствующих канальных интервалов превысила пороговое значение. В момент окончани сравнени величин отсчетов всех канальных интервалов предыдущего и текущего объединенных циклов передачи информаци из регистра 8 переписываетс в блок 11. Осуществл последовательное считывание информации из чеек блока 11, блок 9 формирует цикл передачи, представленный на фиг. , е . Емкость блока 11 равна KN бит.The invention relates to communication technology, can be used to integrate multichannel communication systems with pulse code modulation, and is an improvement to the invention by the author. No. 1072281. The purpose of the invention is to increase the quality of information transmission by distributing losses evenly between channels. FIG. 1 shows a structural electrical circuit of a transmitter for a statistical seal communication system; FIG. 2 and 3 are timing diagrams explaining the performance of the proposed device. The transmitting device for statistical compaction communication systems contains a block 1 of matching speeds, an input shift register 2, a count shift register 3, a comparison block A, a threshold block 5, a recording control block 6, a switch 7, an intermediate storage register 8, a block 9 read control, sync signaling unit 10, memory unit 11, counting. rank 12, decoder 13. shear control block 14, integrated cycle shift register 15, shifting ring register 16, converted cycle shift register 17, and delay block 18. The device works as follows. Pulse-code modulation (PCM) signals are fed to the inputs of block 1, which performs the channel-by-channel integration of digital streams. At block 1, a signal is generated that has a modulation rate corresponding to the sum of the speeds of the incoming digital streams. FIG. 2 depicts timing diagrams and and b incoming digital streams, in a combined cycle. From the output of block 1, the combined digital flow enters the input of the shift register 15, which has a capacity equal to the length of the combined cycle of both PCM systems, i.e. 2N - K bit (where K is the number of bits for one channel (count) of the IR system, N is the number of channels — one PCM system). At the point in time when the entire integrated transmission cycle is recorded in the shift register 15, the information in the parallel code is written to. ring register 16 on the clock from block 10, which comes with a frequency equal to the sampling frequency. The same clock signal, having a conversion factor equal to 2, is fed to the input of block 18 and to counter 12. The sum in the parallel code from counter 12 is fed to the input of the decoder 13. The signal from the corresponding excited output of the decoder 13, and the number of the excited output corresponds to the number of samples , to which the combined cycle should be shifted to the right, goes to block 14, to the other input of which pulses are received, which specify the shear rate in the ring register 16, the frequency of which is chosen equal to the product doubled oh sampling rate for the length of the combined cycle. This frequency value provides information shift in the ring register 16 by (2N-1) bits during a time equal to (T / 2) T, where T is the period of the combined cycle (Fig. 2d). After the shift, the information from the ring register 16 is rewritten into the shift register 17. The overwrite moment is determined by the presence of a clock signal at the output of block 18, in which the delay time is equal to T (3/4) T. This ensures that information from the ring register 16 is rewritten into the shift register 17 before the next combined cycle is written into the ring register 16. From the shift register 17, information is sequentially read out by the clock signals from block 10 with a frequency f2 f -2N-K, where f - sampling frequency . The diagrams explaining the operation of the circuit are shown in FIG. 3, where, for simplicity, it is considered that the combined cycle contains eight samples (four from each system). Let the shift register of the combined cycle receive a digital stream, each cycle of which contains eight samples (cr, 6, b, g, a, e, g, j). FIG. H shows a sequence of three cycles; in fig. The ST is the cycle recorded in the ring register 16 and shifted, respectively, by 0,1,2,3,4,5,6 and 7 counts to the right. FIG. The 3 digital stream is shown at the output of the shift register 17, where the j-th cycle is shifted to the right by O samples, j + 1-th - by one sample, j + 2-th cycle - by two samples to the right, etc. Thus, it turns out that the samples of different channels from cycle to cycle are shifted by one channel interval, which in conditions of static overload leads to a uniform distribution of information loss between channels. Next, the digital stream enters the input register 2 with a capacity of 2N- “K bits. The signals from the output of the last bit of the input register 2 are fed to the input of the shift register 3 with a capacity of K bits. The signals from the outputs of the shift register 3 and the output bits of the input register 2, having numbers from (K + 1) to 2K, are fed to block 4, the output of which in the parallel code generates a signal equal to the absolute value of the difference between the previous and current i-ro channel . FIG. 32 conventionally depicts input register 2, block 4, and shift register 3. Digital flow arrives at input register 2. Let, for example, it contains counts of two adjacent cycles j and (j + 1) -ro. From the output of the bits of the input register 2 with numbers from (K + 1) -th to 2K (K number of bits occupied by one sample), the input of the comparison unit receives a counting c ((j + 1) -ro cycle, which occupies the second position in the cycle. The shift register 3 at this moment receives the readout g of the jth cycle, which occupied the third position in the JM cycle, thus comparing the like readings of the neighboring cycles, figure 3 compares the following readings, etc. From the output of the block, the signal is fed to the input of the threshold block 5, which at time points determined by block 84 to Om 10 generates signals 1 at its output when the threshold is exceeded, or O otherwise. Signals from the output of threshold block 5 arrive at the input of block 6 and the corresponding input of switch 7, to the other inputs of which are fed in parallel code signals from The bits of the input register 2 with numbers from (K + 1) to 2 K. Block 6 at time points determined by block 10 generates control signals by which switch 7 records the current value of channel samples (the difference of which with previous values exceeded the value opt divided by the threshold block 5) and the signals O and 1, formed at the output of the threshold block 5, into the information and service fields of the register 8 allocated for these purposes. Register 8 has a capacity (KN - M) bits, where Mj.j, is the number of bits allocated to the clock sync phasing of the device. To transmit the update information, (KN -2N -,) bits are allocated in each output cycle. Moreover, in addition to the sync signal, a 2N-bit service word is transmitted in each output cycle, which shows in which time slots of the combined digital stream the absolute value of the difference in counting values of the current and previous cycles of the corresponding time slots exceeded the threshold value. At the time of the end of the comparison, the sample values of all the time slots of the previous and current combined transmission cycles of information from register 8 are rewritten into block 11. Having sequentially read information from the cells of block 11, block 9 forms the transmission cycle shown in FIG. , e. The capacity of block 11 is equal to KN bits.
И5.I5.
«S."S.
(b(b