Claims (2)
Сигналы от источников информации поступают на мультиплексор 1 каждого полукомплекта, где формируетс единый групповой сигнал. Этот сигнал поступает на кодер 2, где в него вноситс необходима и;збыточнрсТь. С выхода кодера 2 многоканальный сигнал, представл ющий собой последовательности единиц и Нулей, следующих одновременно по нескольким параллельным выходам, поступает на многоканальный буферный накопитель 6, назначение которого - сгладить колебани скорое-ти , возникающие в процессе адаптивной передачи по радиоканалу. соединены к вторым входам элементов И накапливающего узла, при этом входы регистров сдвига, третьи входы элементов И накопительных узлов,вторые входы элементов И управл ющего узла, выход элемента ИЛИ вл ютс соответственно аходак й и выходами буфер ногр накопител . . На фиг.1 представлена структурна электрическа схема адаптивного устройства радиосв зи; на фиг.2 - вариант реализации буферного накопител . . -,-.. , . Адаптивное устройство радиосв зи содержит мультиплексор 1, кодер 2, модул тор 3. передатчик k, блок 5 управлени скоростью передачи, буферные накопители 6 и 7, элемент ИЛИ 8 и 9, блок 10 и П элементов И, jiacлредепители 12-15, блок 16 контрол , блок 17 адаптацииi блок 18 отключени каналов по передаче, демодул тор 19. приемник 20, демультиплексор 21, декодер 22, блок 23 управлени скоростью приема, блок 2k уИравлени от5 Сигналы выходов буферного накопител 6 последовательно поступают на элемент ИЛИ 8. Вывод сигналов из буферного накопител 6 управл етс распределителем 12. Распределитель 12 формирует на своих выходах сигналы , по которым последовательно осуществл етс подача сигналов на элемент ИЛИ 8, (Три по влении сигнала на первом выходе распределител 12 на элемент ИЛИ 8 подаетс сигнал с первого выхода буферного накопител 6, сигнал на втором выходе распределител 12 выводит соответствующую информацию со второго выхода буферного накопител 6 и т.д. Полный цикл обхода распределител 12 равен тому значению длительности элементарного сигнала, которое в данный момент имеет место в канале передачи от А к Б. Поскольку система св зи адаптируетс к изменению внешних условий, мен длительность сигнала, скорость циклического обхода распределителем 12 управл ющих входов ( входов вывода) буферного накопител 6 также мен етс . Это изменение обусловлено изменением частоты тактовых импульсов, поступающих на распределитель Г5 от блока 5 ynpa лени скоростью передачи. Таким образом, распределитель 12, элемент ИЛИ 8 и буферный накопитель 6 преобразуют параллельный сигнал, следующий по нескольким параллельным выходам кодера 2 в последовательный сигнал, следующий.по одному выходу элемента ИЛИ 8. Далее сигнал с выхода элемента ИЛИ 8 вновь распараллеливаетс , одна ко уже не по всем входам модул тора 3, а лишь по тем из них, которые соответствуют частотным каналам, используемым в насто щий момент дл пе редачи. Это осуществл етс с помощью распределител 13. Распределитель 13 выполнен управл емым и сигналы управ лени поступают на него от блока- 18 отключени каналов по передаче. Распределитель 13 по управл ющим сигналам от блока 18 подает последователь но во времени отпирающие сигналы лиш на, те элементы И блока 10 элементов И, которые соответствуют неотключенным каналам модул тора 3 Таким образом, распределители 12 и 13 и блок 10 элементов И первой гр-уппы, а также буферный накопитель 6 и элемент ИЛИ 8 преобразуют па раллельный сигнал, следующий с выхода кодера 2, первоначально в последовательный (с выхода элемента ИЛИ 231, а затем вновь в параллельный, следующий с выходов блока 10 элементов И на модул тор 3- Однако число параллельных каналов в преобразованном сигнале и их расположение по входам модул тора 3 измен етс в соответствии с числом и расположением частотных каналов,используемых дл передачи. Мнргчэчастотный сигнал, сформированный модул тором 3, поступаетдалее на передатчик и затем излучаетс антенной. ; Этот сигнал принимаетс в полу-. комплекте Б приемником 20 и поступает на демодул тор 19. G выходов демодул тора 19 сигнал, поступает на блок 11 элементов И. Блок 11 элементов И управл етс распредепителем таким же образом, как и в передающей части полукомплёкта А, распределитель 13 управл ет блоком 10 элементов И, т.е. распределитель ТЧ последовательно открывает те элементы И блока 11 элементов И, которые соответствуют выходам используемых ( неотключенных; каналов демодул тора 19- Распределитель 1 так же, как и 13, И 13, выполнен управл емым, и управление осуществл етс от блока 2 отключени каналов приема. При этом как распределитель f 13 в А, так и распределитель 4в Б работают синхронно, т.е. открывают в один и тот же момент одни и те же каналы. СигиГалы с блока 11 элементов И поступают последовательно на элемент ИЛИ 9 И;Далее. Эти сигналы также последовательно поступают на входы второго буферного накопител 7. Буферный накопитель 7 имеет taкyю же структуру и .принцип действи как и накопитель 6. Разница заключаетс в том, что сигналы с и-змен ющейс длительностью элементов поступают на его входы,- а с выхода следуют сигналы с посто нной Длительностью элементов, т.е. функции буферного накопител 7 обратны функци м накопи-, тел 6... Кроме того, в отличие от буферного накопител 6, в буферном накопителе 7 ввод сигналов осуществл етс последоеательно , а вывод на декодер 22 - параллельно. Управление последовательностью ввода сигналов осуществл етс от распределител 15 также, как распределитель 13 управл ет последовательностью вывода из буферного накопител 6 Таким образом, буферный накопите 7 сглаживает колебани технической скорости, возникающие в процессе адаптации системы, и не дает им про витьс на выходе системы. Кроме того, блок 11 элементов И, управл емый распределителем И, элемент ИЛ 9 и буферный накопитель 7, управл е мый распределителем 15, выполн ют последовательность операций, обратную той, которую выполн ют блоки 6,3 и 10 в передающей части полукомплекта А, т.е. преобразуют параллельный демодулированный сигнал на выходах демодул тора 19 с измен ющимс расположением и числом каналов в параллельный сигнал, имею щий посто нное число каналов, посту пающий одновременно на все входы декодера 22. Параллельный синхронный сигнал с выхода буферного накопител 7 поступает на декодер 22, где производитс декодирование, flartee декодированный сигнал поступает на демуль типлексор 21, в котором осуществл етс разделение декодированнсА-о гру пового сигнала по выходам, соответствующим каждому источнику. Одновременно сигналы с демодул тора 19 и с декодера 22 поступают н бло1$ 16 контрол качества принимаемой информации, который по степени искажени принимаемых сигналов от . демсэдул тора и числу обнаруженных ошибок от декодера 22 орредел ет качество каждого из частотных каналов, используемых модул тором 3 полукомплекта А эдл передачи и демодул тором 19 полуком плекта Б на. приеме. Результаты оцен качества каналов от блока 16 контро поступают на блок 17 адаптации, кот рый принимает решение о том, какие из используемых каналов непригодны дл передачи информации с требуемым качеством, и, следовательно, должны быть отключены, и kaждa длительнос элемента должна быть установлена в остальных каналах. Сформированный сигнал о прин том решении от блока 17 адаптации полукомплекта Б поступает на мультиплексор 1 этого полукомплекта и обычным путем через тра передачи от Б к А проходит до демул 8 типлексора 21 полукомплекта А. Здесь информаци о том, какова должна быть длительность элементарного сигнала ( техническа скорость опознаетс воспринимаетс блоком 5 управлени скоростью передачи, а информаци о том, какие каналы должны быть отключены , воспринимаетс блоком 18 управлени , отключением каналов по передаче . Блок 5 устанавливает частоту тактовых импульсов, определ ющих величину технической скорости (длительности сигнала) такой, котора соответствует прин тому сообщению. Эти импульсы поступают на тактовые входы распределител 12 и 13. где определ ют скорость развертки, осуществл емой этими распределител ми. Блок 18 управлени сигналами, подаваемыми на распределитель 13, определ ет , по каким именно входам модул тора 3 должны поступать сигналы. При этом частота импульсов,, поступающих на распределители 12 и 13, должна быть больше технической скорости. Одновременно сигнал о том, что передающа часть полукомплекта А перешла на новую скорость передачи, от блока 5 управлени скоростью передачи подаетс на мультиплексор 1, проходит через весь тракт передачи вплоть до демультиплексора 21 полукомплекта Б. На выходе демультиплексора 21 эта информаци опознаетс и воспринимаетс блоками 23 управлени скоростью приема и блоком 2k отключени каналов по приему. Первый из них, подобно блоку 5 в передающей части, определ ет скорость развертки , осуществл емой pacпpeдeлиteл ми и 15. Блок сигналами, подава .емыми на {распределитель Т определ ет с каких выходов демодул тора 19 отвечающих . неотключенным каналам) осуществл етс съем информации. Таким образом, система переходит на новую скорость и осуществл ет переДаЧу на этой скорости вплоть до момента , когда блок 16 контрол укажет на необходимость изменени скорости , отключени каналов либб включени их. . При этом буферный накопитель работает следующим образом. От кодера 2 на вход записи 32 накопительных узлов 25 каждого из каналов поступает очередной символ (нуль или единица ), а в левую чейку регистра 31 всегда записываетс нуль, что симво лически изображено заземлением вх дов записи регистра. Затем на такто вые входы 3 регистров 27 сдвига на тактовый вход 35 регистра 30 сдвига поступает тактовый импульь. Этот им пульс продвигает зна(с, записанный в левую чейк; регистров 27 и 30 на одну чейку вправо, тактовые импуль сы на входы З и 35 поступают от.де кодера 22, причем частота поступлени тактовых импульсов равна средней ско рости передачи по каждому каналу. На входы считывани 36 и 37 накопительных узлов и управл ющего узла 2б последовательно во времени поступают сигналы от распределител 12. Регистр 30 выполнен таким образом, что в правой чейке всегда записана единица. Предположим, что во всех чейках регистров 27, кроме последней, записаны двоичные знаки, поступающие из декодера 2. В крайней правой чейке регистров 27 записан нуль. Во всех чейках регистра 30, кроме двух последних, также записаны нули, В двух правых чейках этого регистра записаны единицы. Сигнал с первой позиции распределител 12 поступает на вход считывани Зб накопительного элемента 25. Этот сигнал с входа Зб поступает на входы элементов 28. Элементы И 28, св заннь1е с выходами двух правых чеек регистра 27, открыты единичными сигналами с выходов двух правых чеек управл ющего регистра 30. остальные элементы И 28 в на-.. копительном узле 25 закрыты нулевыми сигналами, поступающими на них с выходов соответствующих чеек регистра 30. Поэтому сигнал с входа Зб через элементы И 28 осуществл ет вывод знаков, записанных только в двух правых чейках регистра 27. Поскольку, как условлено,в крайней правой чейке регистра 27 записан нуль, на выходе 38 элемента ИЛИ 29 по вл етс знак ( нуль или единица), записанный во второй справа чейке, регистра 27. Далее единичный сигнал переходит на следующую позицию распределит.ел 12 и по вивишись на входе 3& второго сверху накопительного узла 25., выводит таким же образом на выход 38 зна из второй справа его Ячейки. Анало410 гичным образом осуществл етс вывод из едедующей чейки и т.д. Таким образом, в передающем накопителе 6 одновременно идут два; процесса - процесс записи информации из кодера 2, идущий посто нным темinoM и распростран ющийс слева направо и процесс вывода информации, идущий с переменной скоростью и расг. простран ющийс в противоположную сторону . Если скорость вывода превышает скорость записи, количестйо пустых чеек в правой части регистров 27 возрастает. Если скорость вывода ниже скорости Записи, то регистры 27 постепенно заполн ютс . .Предложенное устройство обладает более высокой средней скоростью передачи информации, приход щейс на один канал, что позволит уменьшить веро тность отключени каналов до величины, определ емой емкостью буферных накопителей. Формула изобретени 1. Адаптивное устройство радиосв зи , содержащее в передающей части последовательно соединенные мультиплексор и кодер и последовательно соединенные модул тор и передатчик, а также блок управлени скоростью передачи, в приемной части последовательно соединенные приемник и демодул тор и последовательно соединенные декодер и демультиплексор, а также блок управлени скоростью приема Причем выход демодул тора через последовательно соединенные блок контрол и блок адаптации подключен к входу мультиплексора , а второй выход декодера , подключен к второму входу блока контрол , при этом соответствующие выходы демультйплексора непосредственно подключены к входу блока управлени скоростью приема и через блок управлени скоростью передачи - к второму входу мультиплексора, о т л и ч аю щ е е с тем, что,с целью повышени скорости передачи, в него введены в передающей части последовательно соединенные буферный накопитель , элемент И.ЛИ и блок элементов И, выходы которого подключены к входам. модул торов, а также два распределител и блок управлени отключением каналов По передаче, -вход которого,.Signals from information sources are sent to multiplexer 1 of each half-set, where a single group signal is formed. This signal is sent to encoder 2, where it is inserted into it and necessary; From the output of encoder 2, a multichannel signal, which is a sequence of ones and Zeros following simultaneously along several parallel outputs, is fed to a multichannel buffer storage 6, the purpose of which is to smooth out speed-to-air oscillations during the adaptive transmission over the radio channel. connected to the second inputs of the elements AND of the accumulating node, the inputs of the shift registers, the third inputs of the elements AND of the accumulation nodes, the second inputs of the elements AND of the control node, the output of the OR element are respectively the input and output buffers of the storage accumulator. . Figure 1 shows a structural electrical circuit of an adaptive radio communication device; figure 2 is an embodiment of the buffer storage. . -, - ..,. The adaptive radio device contains a multiplexer 1, a coder 2, a modulator 3. a transmitter k, a transmission rate control unit 5, a buffer accumulators 6 and 7, an OR element 8 and 9, a block 10 and 11 elements And, a janitor 12-15, a block 16 control, adaptation block 17; block 18 for transmitting channels, demodulator 19. receiver 20, demultiplexer 21, decoder 22, receiving rate control block 23, block 2k and / or control from 5 The output signals of the buffer accumulator 6 are successively transmitted to the OR element 8. Output signals from the buffer storage 6 is controlled distribution 12. At its outputs, the distributor 12 generates signals that sequentially send signals to the element OR 8, (Three occurrences of the signal at the first output of the distributor 12 to the element OR 8 are given a signal from the first output of the buffer storage 6, the signal at the second output the distributor 12 outputs the corresponding information from the second output of the buffer accumulator 6, etc. The full cycle of bypassing the distributor 12 is equal to the elementary signal duration that is currently taking place in the transmission channel from A to B. Since the communication system adapts to changes in external conditions changed duration signal, the velocity bypass cyclic distributor 12 of control inputs (input output) buffer accumulator 6 also varies. This change is due to a change in the frequency of the clock pulses arriving at the G5 distributor from the 5 ynpa block with a transmission rate. Thus, the valve 12, the OR element 8 and the buffer accumulator 6 convert the parallel signal following the several parallel outputs of the encoder 2 into a serial signal following the one output of the element OR 8. Next, the signal from the output of the element OR 8 is parallelized again not all the inputs of the modulator 3, but only those of them that correspond to the frequency channels currently used for transmission. This is done with the help of the distributor 13. The distributor 13 is controlled and the control signals are received from the block-18 by the transmission channels. The distributor 13, according to the control signals from block 18, delivers successively unlocking signals in time, those elements AND block 10 of the elements AND, which correspond to the disconnected channels of the modulator 3. Thus, distributors 12 and 13 and block 10 of the elements AND the first group and also buffer buffer 6 and element OR 8 convert the parallel signal following from the output of encoder 2, initially to serial (from the output of element OR 231, and then again to parallel, next from the outputs of the block 10 elements AND to the modulator 3) the number The parallel channels in the converted signal and their location at the inputs of the modulator 3 vary in accordance with the number and location of the frequency channels used for transmission. The frequency signal generated by the modulator 3 is fed to the transmitter and then radiated by the antenna. This signal is received in the floor -. Set B by receiver 20 and fed to demodulator 19. G outputs of demodulator 19 signal, goes to block 11 of elements I. Block 11 of elements I is controlled by the distributor in the same way as in the transmitting part a half-set A, the distributor 13 controls the block 10 of the elements AND, i.e. The PM distributor sequentially opens those elements AND block 11 And elements that correspond to the outputs used (not disconnected; demodulator channels 19; Distributor 1, as well as 13, And 13, is controllable, and control is exercised from receiving channel off unit 2 In this case, both the distributor f 13 in A and the distributor 4b B operate synchronously, that is, they open the same channels at the same moment.Sigals from the block of 11 elements AND are received successively on the element OR 9 AND; These signals are also consistently The inputs to the second buffer accumulator 7. The buffer storage 7 has the same structure and principle as the storage 6. The difference is that the signals with the varying duration of the elements go to its inputs, and the output follows Constant Element Duration, i.e., the functions of the buffer accumulator 7 are inverse to the functions of the accumulator 6 bodies ... Moreover, unlike the buffer accumulator 6, in the buffer accumulator 7 the signals are input sequentially and output to the decoder 22 parallel. The sequence of signal input is controlled from the distributor 15 in the same way as the distributor 13 controls the sequence of output from the buffer accumulator 6. Thus, the buffer accumulator 7 smoothes the technical velocity fluctuations that occur during the system adaptation process and prevents them from developing at the system output. In addition, the AND unit 11, controlled by the AND distributor, the IL 9 element and the buffer accumulator 7, controlled by the distributor 15, perform the inverse of that performed by blocks 6.3 and 10 in the transmitting part of the half-set A, those. convert a parallel demodulated signal at the outputs of demodulator 19 with a variable location and number of channels into a parallel signal having a constant number of channels simultaneously sent to all inputs of the decoder 22. The parallel synchronous signal from the output of the buffer accumulator 7 goes to the decoder 22, where decoding is performed, the flartee decoded signal is fed to a demultiplexer 21, in which the decoded-to-bulk signal is divided by the outputs corresponding to each source. At the same time, signals from demodulator 19 and decoder 22 are received at n $ 16 block of control of the quality of received information, which is according to the degree of distortion of received signals from. The demodulator and the number of detected errors from the decoder 22 determines the quality of each of the frequency channels used by the modulator 3 of the transmission half set A and the demodulator by the transfer 19 by the half selection B on. admission. The results assess the quality of the channels from the control block 16 arrive at the adaptation block 17, which decides which of the channels used are unsuitable for transmitting information with the required quality, and therefore must be turned off, and each element must be installed in the rest channels. The generated signal about the decision from the block 17 of the adaptation of the semi-set B goes to the multiplexer 1 of this semi-set and passes through the transmission path from the B to A in the usual way to the demole 8 of the typelexor 21 of the semi-complete set A. Here information about what the duration of the elementary signal should be (technical The speed is recognized by the transmission rate control unit 5, and the information on which channels should be disabled is sensed by the control section 18 by the transmission channels disconnecting. clock pulses that determine the value of the technical speed (signal duration) that corresponds to the received message. These pulses go to clock inputs of the distributor 12 and 13. where they determine the sweep speed carried out by these distributors. The distributor 13 determines which inputs of the modulator 3 should receive signals, and the frequency of the pulses coming to the distributors 12 and 13 should be greater than the technical speed. At the same time, the signal that the transmitting part of the half-set A has passed to the new transmission rate, from the transmission rate control unit 5 is fed to the multiplexer 1, passes through the entire transmission path up to the demultiplexer 21 of the half-set B. At the output of the demultiplexer 21 this information is recognized and perceived by the blocks 23 controlling the reception speed and the channel cut-off block 2k on reception. The first of them, like block 5 in the transmitting part, determines the sweep speed carried out by transmitters and 15. The block with signals fed to the distributor T determines from which outputs of demodulator 19 responding. disconnected channels) retrieves information. Thus, the system switches to a new speed and transfers at that speed up to the moment when the control unit 16 indicates the need to change the speed, turning off the channels of the lib or switching them on. . When this buffer drive works as follows. From encoder 2, the next character (zero or one) enters the recording input of 32 accumulative nodes 25 of each channel, and zero is always written to the left cell of register 31, which is symbolically represented by grounding of register recording inputs. Then to the clock inputs 3 of the shift registers 27 the clock pulse arrives at the clock input 35 of the shift register 30. This pulse advances knowledge (c, recorded in the left-handed check; registers 27 and 30 one cell to the right, clock pulses to inputs 3 and 35 are received from the encoder 22, and the frequency of clock pulses is equal to the average transmission rate over each channel The readout inputs 36 and 37 of the cumulative nodes and the control node 2b receive signals from the distributor 12 sequentially in time so that register 30 is always recorded in the right cell, suppose that in all the cells of registers 27, except the last one, binary e characters coming from decoder 2. Zero is written in the rightmost cell of registers 27. In all the cells of register 30, except for the last two, zeros are also written, In the two right-hand cells of this register, units are written. The signal from the first position of the distributor 12 is fed to the read input The ST of accumulator element 25. This signal from the ST input goes to the inputs of elements 28. Elements 28 and 28, connected to the outputs of the two right-hand cells of register 27, are opened with single signals from the outputs of two right-hand cells of the control register 30. .. save The unit 25 is closed with zero signals arriving at them from the outputs of the corresponding cells of the register 30. Therefore, the signal from the BZ input through the And 28 elements outputs the characters recorded only in the two right cells of the register 27. Because, as is agreed, in the rightmost cell of the register 27 a zero is written, at the output 38 of the element OR 29 there appears a sign (zero or one) recorded in the second right cell of the register 27. Then the single signal goes to the next position of the distribution 12 and get input 3 & the second from the top of the cumulative node 25., in the same way outputs to the output 38 of the sign from the second to the right of its Cell. In a similar manner, the output from the heading cell, etc. is carried out. Thus, in the transmitting storage unit 6, two are simultaneously running; process - the process of recording information from encoder 2, going on a constant topic and spreading from left to right and the process of outputting information, going with variable speed and rasg. spaced in the opposite direction. If the output speed exceeds the write speed, the number of empty cells in the right part of the registers 27 increases. If the output speed is lower than the write speed, then the registers 27 are gradually filled. The proposed device has a higher average information transfer rate per channel, which will reduce the probability of channel cut-off to a value determined by the capacity of the buffer drives. Claim 1. Adaptive radio communication device containing serially connected multiplexer and encoder and serially connected modulator and transmitter, as well as transmission rate control unit in the transmitting part, serially connected receiver and demodulator and serially connected decoder and demultiplexer in the receiving part, and Also, the reception speed control unit. Moreover, the output of the demodulator through the serially connected control unit and the adaptation unit are connected to the input of the multiplexer, and A decoder output is connected to the second input of the control unit, while the corresponding outputs of the demultiplexer are directly connected to the input of the receiving rate control unit and through the transmitting speed control unit to the second input of the multiplexer, so that in order to increase the transmission speed, the buffer storage, the AND, the AND and the AND element block, whose outputs are connected to the inputs, are inserted into the transmitting part. modulators, as well as two distributors and a channel cut-off control unit; By transfer, whose input ,.
соединен с входом блока управлени скоростью передачи, а выход подключен к входу первого распределител , второй вход которого соединен соответственно с вторым выходом блока управлени скоростью передачи и входом второго распределител , другие выходы которого подключены к входам буферного накопител , другие входы которого соединены с выходами кодера при этом выходы первого распределител подключены к дру гим входам блока элементов И, в приемной части введены последовательно соединенные блок элементов И, элемент ИЛИ и буфёрный накопитель, выходы которого подключены к входам декодера, а также два распределител и блок отключени каналов по приему, вход которого соединен с выходом демультиплексора , а .выход подключен к входу первого распределител , второй вход которого соединен соответственно с выходом блока управлени скоростью приема и входом второго распределител , выходы которого подключены к другим входам буферного накопител , а выходы лервого распределител подключены .к другим входам блока элементов И,connected to the input of the rate control block, and the output connected to the input of the first distributor, the second input of which is connected respectively to the second output of the transmission rate control block and the input of the second distributor, the other outputs of which are connected to the inputs of the buffer accumulator, the other inputs of In this case, the outputs of the first distributor are connected to other inputs of the AND block; in the receiving part, the sequentially connected block of AND elements, the OR element and the buffer accumulator are entered. an itel whose outputs are connected to the decoder inputs, as well as two distributors and a channel disconnecting unit for receiving, the input of which is connected to the demultiplexer output, and an output connected to the input of the first distributor, the second input of which is connected respectively to the output of the receiving rate control unit and the input of the second the distributor whose outputs are connected to other inputs of the buffer accumulator, and the outputs of the left distributor are connected to the other inputs of the AND block,
2. Устройство по п.1, о т л и ч аю щ е е с тем, что буферный накопитель состоит из накопительных узлов по числу каналов и управл ющего узла, причем каждый накопительный узел, выполнен в виде регистра сдвига, разр дные выходы которого через соответствующие элементы И подключены к входам элемента ИЛИ, а управл ющий узел выполнен в виде регистра сдвига, разр дные выходы которого через элемент И подключены к входам регистра сдвига накапливающего , узла, при этом элементы И управл ющего узла соединены последовательно , а другие входы регистра сдвига управл ющего узла подсоединены к вторым входам элементов И накапливающего узла, при Этом входы регистров сдвига, третьи входы элементов И накопительных узлов, вторые входы элементов И управл ющего узла, выход элемента ИЛИ вл ютс соответственно входами и вь1ходами буферного накопител .2. The device according to claim 1, wherein the buffer storage consists of storage nodes according to the number of channels and a control node, each storage node being in the form of a shift register, the discharge outputs of which through the corresponding elements AND are connected to the inputs of the OR element, and the control node is made in the form of a shift register, the bit outputs of which are connected through the AND element to the inputs of the accumulator shift register, the node, and the elements of the control node are connected in series, and the other inputs of the registermove in! control node connected to the second inputs of the AND-collecting unit, wherein the shift register input, the third input of the AND accumulation node, the second inputs of AND gates control unit, an output of OR are respectively input, a buffer v1hodami accumulator.
/ .1 / .one
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1. Патент США № , кл. Н Ok В 1/38, 13.10.70.1. US Patent No., cl. H Ok B 1/38, 10/13/70.