SU1180903A1

SU1180903A1 - Device for checking information when reading it

Info

Publication number: SU1180903A1
Application number: SU843723446A
Authority: SU
Inventors: Александр Николаевич Гришуткин; Владимир Николаевич Пуцков; Николай Николаевич Новиков
Original assignee: Предприятие П/Я Р-6891; Серпуховское высшее военное командно-инженерное училище ракетных войск им.Ленинского комсомола
Priority date: 1984-04-11
Filing date: 1984-04-11
Publication date: 1985-09-23

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СЧИТЫВАЕМОЙ ИНФОРМАЦИИ, содержащее генератор тактовых импульсов, группу формирователей импульсов, формирователь синхросигнала, блок управлени , содержащий кнопку сброса и первый элемент ИЛИ, блок контрол , содержаищй два регистра, первую схему сравнени , первый счетчик, первый дешифратор, п ть элементов ИЛИ, два элемента И, коммутатор , первый триггер, первый элемент НЕ, блок индикации, причем информационные входы устройства соединены с соответствующими входами формирователей импульсов группы, синхровход устройства соединен с входом формировател синхросигнала, выходы формирователей импульсов группы соединены с информационными входами первого и второго регистров, выходы которых соединены с первой и В1орой группами информационных входов первой схемы сравнени , первый выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, выход первого элемента И соединен со счетным входом первого счетчика, выходы которого соединены с информационными входами первого дешифратора, первый, второй и третий выходы которого соединены с первыми входами второго, третьего и четвертого элементов ИЛИ, четвертый, п тый и шестой выходы первого дешифратора соединены с вторыми входами второго, третьего и четвертого элементов ОТИ соответственно , выход второго элемента ИЛИс входом записи второго регистра, выходы третьего и четвертого элементов ИЛИ соединены с входом записи с первого регистра и входом разрешени первой схемы сравнени соответствен (Л С но, выходы второго регистра - с соответствующими информационными входами коммутатора, управл ющий вход которого соединен с выходом Равно первой схемы сравнени и с первым входом п того элемента ИЛИ, выход Неравно первой схемы сравне00 о со о со ни соединен с первым входом второго элемента И, второй вход которого соединен с шестым выходом первого дешифратора, выход второго элемента И соединен с вторым входом п того элемента ИЛИ и первым информационным входом блока индикации, выход п того элемента ИЛИ соединен с первым входом элемента ИЛИ, второй вход кото рого подключен к кнопке сброса, выход первого элемента ИЛИ соединен с нулевым входом первого триггера и входом сброса первого счетчика, информационные выходы коммутатора вл ютс информационными выходами устройства , выход формировател синхросигнала соединен с третьим входом первоA DEVICE TO CONTROL READABLE INFORMATION containing a clock generator, a group of pulse drivers, a clock generator, a control unit containing a reset button and the first element OR, the control unit containing two registers, the first comparison circuit, the first counter, the first decoder, five OR elements , two elements And, the switch, the first trigger, the first element NOT, the display unit, and the information inputs of the device are connected to the corresponding inputs of the pulse shaper group, sync devices are connected to the input of the clock generator, the outputs of the group of pulse shapers are connected to the information inputs of the first and second registers, the outputs of which are connected to the first and first groups of information inputs of the first comparison circuit, the first output of the clock generator and the second input connected to the output of the first trigger; the output of the first element I is connected to the counting input of the first counter, the outputs of which are connected to the information inputs p The first decoder, the first, second and third outputs of which are connected to the first inputs of the second, third and fourth elements OR, the fourth, fifth and sixth outputs of the first decoder are connected to the second inputs of the second, third and fourth elements of the OTI, respectively, the output of the second element ILIS recording entry the second register, the outputs of the third and fourth elements OR are connected to the recording input from the first register and the resolution input of the first comparison circuit, respectively (L C but, the outputs of the second register with the corresponding The information inputs of the switch, the control input of which is connected to the output Equal to the first comparison circuit and to the first input of the fifth OR element, the output of the First circuit is comparable to the first input of the second And element, the second input of which is connected to the sixth output of the first the decoder, the output of the second element AND is connected to the second input of the fifth OR element and the first information input of the display unit, the output of the fifth OR element is connected to the first input of the OR element, the second input of which is connected to the button reset, the output of the first element OR is connected to the zero input of the first trigger and the reset input of the first counter, the information outputs of the switch are information outputs of the device, the output of the clock generator is connected to the third input of the first

Description

го элемента И и входом первого элемента НЕ, отличающеес тем, что, с цепью повышени быстродействи , оно содержит два дешифратора , п ть счетчиков, элемент НЕ, триггер, шесть элементов РШИ, семь элементов И, схему сравнени , а блок управлени содержит два триггера, кнопку пуска, три элемента ИЛИ, группу элементов И, регистр, причем выходы формирователей импульсов соединены с информационными входами второго дешифратора, первый выход которого соединен с первыми входами шестого, седьмого, восьмого и дев того элементов ИЛИ, п-й выход второго дешифратора (где п - число информационных входов устройства) соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго триггера, единичный вход которого соединен с вторым входом дес того элемента ИЛИ и подключен к кнопке пуска, выход первого элемента ИЛИ соединен с нулевым входом вгорого триггера и первым входом одинадцатого элемента ИЛИ, выход второго триггера - с вторым информационным входом блока индикаци и первым входом третьего элемента И, второй вход которого со.единен с выходом первого элемента НЕ, выход третьего элемента И соединен с единичным входом первого триггера, второй вход дес того элемента ИЛИ подключен к кнопке сброса, выход дес того элемента ИЛИ соединен с входом сброса третьего регистра и нулевым входом третьего триггера, выход которого соединен с третьим входом первого элемента ИЛИ, выходы второго регистра соединены с первой группой информационных входов блока индикации и с первыми входами соответствующих элементов И первой группы, вторые входы элементов И первой группы соединены с выходом одинадцатого элемента ИЛИ и единичным входом третьег триггера, выход первого элемента ИЛИ соединен с вторыми входами шестого и седьмого элементов ИЛИ и первым входом двенадцатого элемента ИЛИ, счетный вход второго счетчика соединен с выходом формировател синхросигнала , вторым входом двенадцатого элемента ИЛИ и со счетным входом третьего счетчика, выход двенадцатого элемента ИЛИ соединен со счетным входом четвертого счетчика, выход переполнени которого соединен с входом второго элемента НЕ, первьм входом тринадцатого элемента ИЛИ и третьим входом шестого элемента ИЛИ, выход второго элемента НЕ соединен с первым входом четвертого элемента И, выход которого соединен с входом сброса четвертого счетчика и первыми входами п того, шестого и седьмого элементов И, выходы которых соединены со счетными входами четвертого, п того и шестого счетчиков соответственно , входы сброса которых соединены с выходом восьмого элемента ИЛИ, третий вход которого соединен с выходом восьмого элемента И, выходы четвертого, п того и шестого счетчиков соединены с первой, второй и третьей группами входов второй схемы сравнени , первый, втопой и третий входы третьего дешифратора соединены с вторыми входами п того, шестого и седьмого элементов И соответственно, четвертый выход третьего дешифратора соединен -с первыми входами восьмого и дев того элементов И и входом разрешени второй схемы сравнени , выход Неравно которой соединен с вторым входом дев того элемента И, выход которого соединен с вторым входом тринадцатого элемента ИЛИ, четвертым входом шестого элемента ИЛИ и третьим информационным входом блока индикации, выход Равно второй схемы сравнени соединен с вторым входом восьмого элемента И, входы обнулени второго и третьего счетчиков соединены с выходами седьмого и восьмого элементов ИЛИ соответственно , второй выход генератора тактовых импульсов соединены с вторым входом третьего элемента И, третий вход которого соединен с выходом чет вертого триггера, единичный -вход которого соединен с выходом дес того элемента РШИ, нулевой вход четвертого триггера соединен с выходом шестого элемента ИЛИ, четвертый вход которого соединен с выходом дев того элемента И, четвертым информационным входом блока индикации, вторым входом тринадцатого элемента ИЛИ, выход которого соединен с первыми входами элементов И второй группы, вторые входы которых соединены с соответствующими выходами второго дешифратора, первый.The AND element and the input of the first element is NOT, characterized in that, with a speed loop, it contains two decoders, five counters, a NOT element, a trigger, six RSHI elements, seven AND elements, a comparison circuit, and a control unit contains two triggers , a start button, three elements OR, a group of elements AND, a register, and the outputs of the pulse shapers are connected to the information inputs of the second decoder, the first output of which is connected to the first inputs of the sixth, seventh, eighth and ninth elements OR, the nth output of the second the encoder (where p is the number of information inputs of the device) is connected to the first input of the first OR element, the second input of which is connected to the output of the second trigger, whose single input is connected to the second input of the tenth OR element and connected to the start button, the output of the first OR element is connected to zero input in the trigger and the first input of the eleventh element OR, the output of the second trigger - with the second information input of the display unit and the first input of the third element And, the second input of which is connected to the output of the first element E, the output of the third element AND is connected to the single input of the first trigger, the second input of the tenth element OR is connected to the reset button, the output of the tenth element OR is connected to the reset input of the third register and the zero input of the third trigger, the output of which is connected to the third input of the first element OR , the outputs of the second register are connected to the first group of information inputs of the display unit and to the first inputs of the corresponding elements AND of the first group, the second inputs of elements AND of the first group are connected to the output of the eleventh element and OR and the single input of the third trigger, the output of the first element OR is connected to the second inputs of the sixth and seventh elements OR and the first input of the twelfth element OR, the counting input of the second counter is connected to the output of the clock generator, the second input of the twelfth element OR, and the counting input of the third counter, the output of the twelfth element OR is connected to the counting input of the fourth counter, the output of which overflow is connected to the input of the second element NOT, the first input of the thirteenth element OR and the third input above of the OR element, the output of the second element is NOT connected to the first input of the fourth element AND, the output of which is connected to the reset input of the fourth counter and the first inputs of the fifth, sixth and seventh AND elements, the outputs of which are connected to the counting inputs of the fourth, fifth and sixth counters, respectively , the reset inputs of which are connected to the output of the eighth element OR, the third input of which is connected to the output of the eighth element I, the outputs of the fourth, fifth and sixth counters are connected to the first, second and third groups of inputs second The first comparison, the first, the second and the third inputs of the third decoder are connected to the second inputs of the fifth, sixth and seventh elements And, respectively, the fourth output of the third decoder is connected to the first inputs of the eighth and ninth elements And the resolution input of the second comparison scheme, the output is unequal which is connected to the second input of the ninth element AND, the output of which is connected to the second input of the thirteenth element OR, the fourth input of the sixth element OR, and the third information input of the display unit, the output is Equal to the second circuit comparison is connected to the second input of the eighth element AND, the zeroing inputs of the second and third counters are connected to the outputs of the seventh and eighth elements OR, respectively, the second output of the clock generator is connected to the second input of the third element And, the third input of which is connected to the output of the fourth trigger, single - the input of which is connected to the output of the tenth element of RSHI, the zero input of the fourth trigger is connected to the output of the sixth element OR, the fourth input of which is connected to the output of the ninth element AND, the fourth an information input display unit, the second input of the thirteenth OR gate whose output is connected to the first inputs of AND gates of the second group, the second inputs of which are connected to the respective outputs of the second decoder, the first.

второй и третий входы одинадцатого элемента ИЛИ соединены с выходами второго элемента И, тринадцатого элемента ИЛИ и выходом дев того элемента И соответственно, выходы третьего регистра соединены с BToVoHthe second and third inputs of the eleventh element OR are connected to the outputs of the second element AND, the thirteenth element OR, and the output of the ninth element AND, respectively, the outputs of the third register are connected to the BToVoH

.группой информационных входов блока индикации, выходы второго и третьего счетчиков соединены с информационными входами второго и третьего регул торов соответственно .A group of information inputs of the display unit, the outputs of the second and third counters are connected to the information inputs of the second and third controllers, respectively.

1one

Изобретение относитс к вычислительной технике и может найти применение в вычислительных, управл ющих , информационных и контролирующих системах дл контрол информации, считываемой с перфоленты.The invention relates to computing and can be used in computing, control, information and control systems for monitoring information read from punched tapes.

Цель изобретени - повышение быстродействи .The purpose of the invention is to increase speed.

На фиг, 1 представлена блок-схема устройства; на фиг. 2 - схема блока контрол считываемой информации; на фиг. 3 - схема блока управлени .Fig, 1 shows the block diagram of the device; in fig. 2 is a block diagram of the control of the read information; in fig. 3 is a control block diagram.

Устройство содержит информационные входы 1, вход 2 синхронизации, группу формирователей 3 импульсов, формирователь 4 синхроимпульсов, генератор 5 тактовых импульсов, дешифратор 6, элемент ИЛИ 7, триггер 8, элемент ИЛИ 9, элемент И 10, счетчик 11, элемент ИЛИ 12, элемент НЕ 13, элемент ИЛИ 14, счетчик 15, элемент ИЛИ 16, дешифратор 17, группу элементов И 18, счетчик 19, дешифратор 20, элемент И 21, элемент И 22, элемент И 23, счетчик 24, счетчик 25, счетчик 26, схему 27 сравнени , элемент И 28, элемент ИЛИ 29, блок 30 контрол считьгоаемой информации, элемент И 31, блок 32 управлени , элемент И 33.The device contains information inputs 1, synchronization input 2, a group of drivers of 3 pulses, a driver of 4 clock pulses, a generator of 5 clock pulses, a decoder 6, an element OR 7, a trigger 8, an element OR 9, an element AND 10, a counter 11, an element OR 12, an element NOT 13, element OR 14, counter 15, element OR 16, decoder 17, group of elements And 18, counter 19, decoder 20, element And 21, element And 22, element And 23, counter 24, counter 25, counter 26, scheme 27 Comparisons, Element AND 28, Element OR 29, Block 30 Controls the Linked Information, Element And 31, Block 32 and, element I 33.

Блок 30 контрол считьшаемой инфомации содержит регистр 34, элемент НЕ 35, триггер 36, элемент ИЛИ 37, элемент И 38, счетчик 39, дешифратор 40, элементы ИЛИ 41-44, схему .45 сравнени , коммутатор 46, элемент И 47, регистр 48.Block 30 of the control of the readable information contains the register 34, the element NOT 35, the trigger 36, the element OR 37, the element AND 38, the counter 39, the decoder 40, the elements OR 41-44, the comparison circuit .45, the switch 46, the element 47, the register 48 .

Блок 32 управлени содержит переключатель 49 пуска, переключатель 50 сброса, элемент ИЛИ 51, триггер 52, элемент ИЛИ 53, элемент ИЛИ 54, блок 55 индикации, триггер 56, группу элементов И 57, регистр 58.The control unit 32 comprises a start switch 49, a reset switch 50, an OR element 51, a trigger 52, an OR element 53, an OR element 54, an indication unit 55, a trigger 56, a group of elements AND 57, a register 58.

Блок 30 контрол считываемой информации работает следующим образом. До момента поступлени информации и синхросигналов переключателем 50 сброса блока 32 управлени в нулевое состо ние приводитс триггер 36 и счетчик 39 импульсов. Начальной фазой процесса считывани вл етс пауза. При этом сигнал логического нул , снимаемый с выхода формировател 4 синхроимпульсов, инвертируетс элементом НЕ 35, и при наличии сигнала на выходе пуска блока 32 управлени через элемент И 31 устанавливает триггер 36 в единичноеBlock 30 control read information works as follows. Prior to the arrival of information and synchronization signals, the reset switch 50 of the control unit 32 is set to the zero state by a flip-flop 36 and a pulse counter 39. The initial phase of the reading process is a pause. In this case, the logical zero signal taken from the output of the synch pulse generator 4 is inverted by the HE element 35, and if there is a signal at the start output of the control unit 32, through the And element 31 sets the trigger 36 to unity

состо ние. С выхода триггера 36 снимаетс сигнал, подготавливающий элемент И 38 к открытию. При этом импульсы частоты f с выхода генератора 5 импульсов через элемент И 38 не проход т, так как на другом его входе в момент паузы присутствует сигнал уровн логического нул , поступающий с выхода формировател 4condition. From the output of flip-flop 36, a signal is taken, preparing element AND 38 for opening. In this case, the frequency pulses f from the output of the generator 5 of the pulses through the element 38 do not pass, because at its other input at the moment of pause there is a signal of the level of logical zero coming from the output of the driver 4

5 синхроимпульсов. При поступлении с выхода формировател 4 синхроимпульсов уровн логической единицы открываетс элемент И 38 дл прохождени импульсов генератора 5. Длительность импульсов генератора 5 тактовых импульсов рассчитываетс таким образом, чтобы их вырабатывалось не менее шести в интервал действи синхроимпульса. Импульсы тактового5 sync pulses. When the synchro-pulses of the logical unit level arrive at the output of the shaper 4, element 38 is opened to pass the generator 5 pulses. The pulse duration of the 5 clock pulses is calculated so that they are generated at least six per sync pulse interval. Clock pulses

, генератора 5 через элемент И 38 поступают на счетный вход счетчика 39. Выходной код счетчика 39 дешифрируетс с помощью дешифратора 40 таким образом, что после первого (четвертого ) импульса генератора 5 тактовых импульсов возбуждаетс первый (четвертый ) выход дешифратора 40, после второго (п того) импульса генератор-гThe generator 5 through the element 38 comes to the counting input of the counter 39. The output code of the counter 39 is decrypted using the decoder 40 so that after the first (fourth) pulse of the generator 5 clock pulses the first (fourth) output of the decoder 40 is excited, after the second (n addition) pulse generator-g

5 импульсов - второй (п тый) выход дешифратора 40, после третьего (шестого ) импульса генератора 5 импульсов - третий (шестой) выход дешифратора 40.5 pulses - the second (fifth) output of the decoder 40, after the third (sixth) pulse of the generator 5 pulses - the third (sixth) output of the decoder 40.

При возбуждении первого выхода дешифратора 40 сигнал уровн логической единицы через элемент ИЛИ 41 и через вход записи первого регистра 34 разрешает прием з регистр 34 через его входы байта информации. Затем при возбуждении второго выхода дешифратора 40 сигнал уровн логической единицы через элемент ИЛИ 42 и через вход записи второго регистра 48 разрешает прием в регистр 48 через его информационные входы этого байта информации. Далее при возбуждении третьего выхода дешифратора 40 сигнал уровн логической единицы через элемент ИЛИ 43 и через вход разрешени схемы 45 сравнени разрешает сравнение байтов, зафиксированных в регистрах 34 и 48. Если байты информации равны, то на выходе Равно схемы 45 сравнени вырабатываетс импульс, который через управл ющий вход коммутатора 46 разрешает передачу на информационные входы устройства байта информации с выходов регистра 34. Одновременно с сигналом Равно через вход элемента ИЛИ 44 и второй вход элемента ИЛИ 37 устанавливаетс в О триггер 36 и счетчик 39. Если при считывании информации на регистрах 34 и .48 окажутс различные коды, тогда вмзсто сигнала Равно на выходе схемы 45 сравнени будет выработан сигнал Не равно, который поступит на-первый вход второго элемента И 47, закрытый сигналом, присутствующим на его втором входе. При этом с выхода генератора 5 импульсов будут продолжать поступать импульсы через элемент ИЛИ 38 на счетчик 39, а на выходе дешифратора 40 возбуд тс последовательно его четвертый, п тый и шестой выходы. В результате этого повторно осуществленыдействи записи байтов в регистры 34 и 48 и их сравнение на схеме 45 сравнени . При выработке сигнала Равно аналогично вышеописанному случаю произойдет передача правильного прин того байта на выход устройства через коммутатор 46 и установка устройства в исходное состо ние дл контрол очередногоWhen the first output of the decoder 40 is excited, the signal of the level of the logical unit through the OR element 41 and through the recording input of the first register 34 allows reception of the register 34 through its inputs of information byte. Then, when the second output of the decoder 40 is excited, the signal of the level of the logical unit through the element OR 42 and through the input of the record of the second register 48 allows reception to the register 48 through its information inputs of this information byte. Further, when the third output of the decoder 40 is excited, the signal of the logical unit level through the OR element 43 and through the resolution input of the comparison circuit 45 enables comparison of the bytes fixed in registers 34 and 48. If the information bytes are equal, then the output Equal of the comparison circuit 45 produces a pulse the control input of the switch 46 permits the transfer of information bytes to the information inputs of the device from the outputs of the register 34. Simultaneously with the signal Equal through the input of the OR element 44 and the second input of the OR element 37, in О the trigger 36 and the counter 39. If, when reading information on the registers 34 and .48, different codes appear, then the signal Equal to the output of the comparison circuit 45 will generate a signal Not equal, which will go to the first input of the second element And 47, closed by the signal present at his second entrance. In this case, from the output of the generator 5 pulses, pulses will continue to flow through the element OR 38 to the counter 39, and at the output of the decoder 40 its fourth, fifth and sixth outputs will be excited in series. As a result, bytes are being re-written to registers 34 and 48 and compared in the comparison circuit 45. When generating a signal, As in the case described above, the correct received byte will be transmitted to the output of the device through the switch 46 and the device will be reset to control the next

байта информации. Ecjui вторично вырабатываетс сигнал Не равно, то в результате его совпадени во времени с возбуждением шестого выхода дешифратора 40 на вход элемента И 47 проходит сигнал на блок 32 управлени совместно с информацией, котора неправильно считана (дл регистрации отображени с целью локализации дефекта ), т.е. работа блока соответствует работе известного устройстваbytes of information. If the ecjui signal is not generated again, then as a result of its coincidence in time with excitation of the sixth output of the decoder 40 to the input of the AND element 47, a signal passes to the control unit 32 together with information that is not read correctly (to register the display in order to locate the defect), t. e. the operation of the unit corresponds to the operation of the known device

Работа блока 32 управлени начинаетс с нажати переключател 50 сброса. По команде Сброс приводитс в исходное состо ние тригтер 52, регистр 58 и выдаетс сигнал элементу ИЛИ 37. При нажатии переключател 49 пуска выдаетс команда дл пуска устройства и дл индикации на блок 55 индикации.The operation of the control unit 32 begins by pressing the reset switch 50. On the Reset command, the resetter 52, the register 58 is returned to its initial state, and the signal to the OR element 37 is given. When the start switch 49 is pressed, a command is issued to start the device and to be displayed on the display unit 55.

При по влении сигналов на входе А с выхода блока 30 в случае ошибки в считанной информации от элемента ИЛИ 14 в случае отсутстви синхросигнала , от элемента И 28 в случае изменени скорости ввода информации выдаетс сигнал на блок 55 индикации и на элемент ШШ 54. С выхода элемента ИЛИ 54 сигнал поступает на группы элементов И 57, разреша запись инфомации в регистр 58 и на вход З-триг- гера 56,переходом которого в единичное состо ние через элемент ИЛИ 51 выдаетс сигнал к элементу ИЛИ 37, и приводитс в и.сходное состо ние триггер 52, с выхода пуска сигнал снимаетс . При программировании программного сброса блока 32 управлени подаетс сигнал на третий вход элемента ШШ 51 (В).When signals appear at input A from the output of block 30 in the event of an error in the read information from the OR 14 element in the absence of a clock signal, from the AND 28 in the event of a change in the information input speed, a signal is output to the display unit 55 and to the WL 54 element. of the OR 54 signal, the signal is sent to the AND 57 groups of elements, allowing the recording of information to register 58 and to the input of the flip-flop 56, by passing to the single state through the OR 51 element, a signal is output to the OR 37 element, and is brought into state trigger 52, from the start trigger output l removed. When programming a software reset of the control unit 32, a signal is applied to the third input of the SHSh 51 (B) element.

Устройство работает следуюш;им образом.The device works in the following way.

При нажатии переключател 50 сброса в блоке 32 управлени по вл етс сигнал на выходе элемента ИЛИ 51, которым привод тс в исходное состо ние счетчики 11, 15, 19, 24, 25 и 26, триггер 8 и блок 30 контрол считываемой информации.When the reset switch 50 is pressed in the control unit 32, a signal appears at the output of the element OR 51, which reset the counters 11, 15, 19, 24, 25 and 26, the trigger 8 and the read information control unit 30.

Пуск устройства осуществл етс пр нажатии переключател 49 пуска в блоке 32 управлени . В этом случае с выхода пуска блока 32 управлени сиг.-ал поступает на вход элемента ИЛИ 7 и на вход элемента И 31 дл запуска блока 30 контрол счит1.шаемой информации.The device is started up by pressing the start switch 49 in the control unit 32. In this case, from the start output of the control unit 32, the sig.-al is fed to the input of the element OR 7 and to the input of the element 31 to start the control unit 30 of the read information.

Устройство осуществл етс по информации, поступающей с выхода формировател 3 группы, контроль считанной информации блоком 30, одновременно осуществл етс контроль отсутстви дефсктов, св занных с отсутствием синхроимпульсов и изменени скорости ввода информации.The device is carried out according to the information coming from the output of the group 3 generator, the read information is monitored by the block 30, and the absence of delays associated with the absence of sync pulses and the change of information input speed is monitored.

Контроль отсутстви дефектов, св занных с отсутствием синхроимпульсов , происходит следующим образом .The control of the absence of defects associated with the absence of sync pulses occurs as follows.

С выхода формировател 4 синхроимпульсов сигналы одновременно поступают на вход элемента И 38j блока 30, на вход сброса счетчика 11 импульсов и на счетные входы счетчиков 15 и 19.From the output of the imaging unit 4 sync pulses, signals are simultaneously input to the element I 38j of block 30, to the reset input of the counter 11 pulses, and to the counting inputs of counters 15 and 19.

Выходным сигналом с элемента ИЛИ 7 устанавливаетс в единичное состо ние триггер 8. Сигнал, снимаемый с выхода триггера 8, поступает на вход элемента И 10 а при наличии единичного сигнала на выходе элемента НЕ 13 разрешает прохождениThe output signal from the element OR 7 is set to a single state trigger 8. The signal taken from the output of the trigger 8, is fed to the input element And 10 and in the presence of a single signal at the output of the element HE 13 allows the passage of

f с второгоf from the second

импульсов частоты f, Уfrequency pulses f, Y

выхода генератора 5.импульсов. Частота следовани импульсов f, выбираетс , исход из периода следовани синхроимпульсов. Емкость счетчика 11 определ етс исход из того, что, если через промежуток времени С не поступит синхроимпульс с выхода формировател 4 синхроимпульсов, то произойдет переполнение счетчика 1 1 импульсов. В этом случае снимаетс сигнал с третьего входа элемента И Ю, тем самым прекращаетс подача импульсов на счетчик 11. Сигналом переполнени , снимаемым с выхода счетчика И, устанавливаетс в нулевое состо ние триггер 8. Триггер 8 снимает единичный сигнал с второго входа элемента И 10. С выхода счетчика 11 сигнал переполнени поступает на вторые входы элементов И 18 группь и на информационный вход блока 55 индикации. Счетчик 15 импульсов подсчитывает количество синхроимпульсов и в этом случае с помощью дешифратора 17 выдает информацию через элементы И 18 о месте дефекта на входы соответствующих элементов И 57 блока 32 управлени . Если необходимо продолжить ввод информации, то в блоке 32 управлени поочередно нажимаютс переключатели 50 сброса и 49 пуска. В случае отсутстви дефекта счетчик 1 1 с приходом синхроимпульса сбрасываетс в нулевое (исходное) состо ние.5. generator output pulses. The pulse frequency f, is selected based on the period of the clock pulse. The capacity of the counter 11 is determined based on the fact that if after a period of time C there is no sync pulse from the output of the 4 sync pulse generator, then the counter of 1 1 pulses will overflow. In this case, the signal is removed from the third input of the element Y0, thereby stopping the supply of pulses to the counter 11. The overflow signal removed from the output of the counter I sets the trigger 8 to the zero state. The trigger 8 removes the single signal from the second input of the element E10. From the output of the counter 11, the overflow signal is fed to the second inputs of the elements of AND 18 group and to the information input of the display unit 55. The pulse counter 15 counts the number of clock pulses and in this case, using the decoder 17, provides information through the AND elements 18 about the location of the defect to the inputs of the corresponding elements AND 57 of the control unit 32. If it is necessary to continue the input of information, in the control unit 32, the reset switches 50 and 49 start are alternately pressed. If there is no defect, the counter 1 1 with the arrival of the clock pulse is reset to the zero (initial) state.

Одновременно устройство контролирует скорость ввода информации, котора должна быть посто нной. Контроль осуществл етс следующим образом. Синхроимпульсы с выхода формировател 4 поступают на счетный вход счетчика 19. С приходом первого импульса на Счетчик 19 возбуждаетс первый выход дешифратора 20. Единичный сигнал с первого выхода дешифратора 20 поступает на вход элемента И21, разреша прохождение импульсов частоты fj с генератора 5 на счетчик 24. В счетчик 24 записываетс количество импульсов, пропорциональное скорости поступлени информации, так как частота считывани 2 посто нна. При записи второго импульса в счетчик 19 возбуждаетс второй выход у дешифратора 20, тем самым обеспечиваетс запись импульсов в счетчик 25. При возбуждении третьего выхода в дешифраторе 20 обеспечиваетс запись количества импульсов, пропорционального скорости поступлени информации в счетчик 26. При записи четвертого импульса в счетчик 19 возбуждаетс четвертый выход с дешифратора 20. Сигнал с четвертого выхода дешифратора поступает на вход разрешени схемы 27 сравнени , разреша поразр дное сравнение информации, записанное в счетчиках 24-26, и одновременно сигнал с четвертого выхода дешифратора поступает на первый вход элементов И 23 и 33. В случае, если информаци во всех трех счетчиках 24-26 совпадает, то с первого выхода схемы 27 сравнени через элементы И 33 и ИЛИ 29 вьщаетс сигнал на приведение счетчиков 19, 24, 25 и 26 в нулевое состо ние, и далее контроль скорости ввода в информацию производитс аналогично.At the same time, the device controls the rate of input of information, which must be constant. The monitoring is carried out as follows. The sync pulses from the output of shaper 4 are sent to the counting input of counter 19. With the arrival of the first pulse, the first output of the decoder 20 is excited to the Counter 19. A single signal from the first output of the decoder 20 enters the input of the I21 element, allowing the pulses f to pass from the generator 5 to the counter 24. The counter 24 records the number of pulses proportional to the speed of information flow, since the frequency of reading 2 is constant. When recording the second pulse into the counter 19, a second output is excited at the decoder 20, thus recording the pulses into the counter 25. By exciting the third output in the decoder 20, the number of pulses is recorded that is proportional to the rate at which information arrives at the counter 26. the fourth output is excited from the decoder 20. The signal from the fourth output of the decoder is fed to the resolution input of the comparison circuit 27, allowing bit-wise comparison of the information recorded in the counters 24 -26, and at the same time the signal from the fourth output of the decoder enters the first input of the And 23 and 33 elements. If the information in all three counters 24-26 is the same, then from the first output of the comparison circuit 27 through the And 33 and OR 29 signals the signal to bring the counters 19, 24, 25, and 26 to the zero state, and then to control the rate of input to the information is performed similarly.

Если информаци , записанна в счечиках 24-26, не совпадает, то с выхода Не равно схемы 27 сравнени при возбуждении четвертого выхода в дешифраторе 20 через элемент И 28 выдаетс сигнал на элемент ИЛИ 54 и информационный вход блока индикации , на элементы И 18 группы, с выхода которых на блок 32 управлени вьщаетс информаци о месте дефекта, на вход R-триггера. Триггер 8 устанавливаетс в нулевое состо ние и снимает сигнал с второго входа элемента И 10.If the information recorded in the strips 24-26 does not match, then from the output Not equal to the comparison circuit 27 when the fourth output in the decoder 20 is excited through the AND 28 element, a signal is output to the OR element 54 and the information input of the display unit, AND elements of the 18 group, from the output of which to the control unit 32, information about the location of the defect, to the input of the R-flip-flop is displayed. The trigger 8 is set to the zero state and removes the signal from the second input of the element 10.

Останов устройства и приведение его в исходное состо ние осуществл етс по коду, поступающему на дещифратор 6, которьй возбуждает второй выход дешифратора .6. Сигналом с второго выхода дешифратора 6 триггер 8 устанавливаетс в нулевое состо ние, тем самым снимаетс единичный сигнал с входа элемента И 10 и устанавливаютс в исходное состо счетчики 15, 19, 24, 25 иStopping the device and bringing it back to its original state is carried out according to the code supplied to the decryptor 6, which excites the second output of the decoder .6. The signal from the second output of the decoder 6, the trigger 8 is set to the zero state, thereby removing a single signal from the input element And 10 and resetting the counters 15, 19, 24, 25 and

ние 26.26.

Дл проведени самопроверки элементов, осуществл ющих контроль отсутстви дефектов, св занных с отсутствием синхроимпульсов и элементов , осуществл ющих контроль изменени скорости ввода информации,To conduct a self-test of elements that monitor the absence of defects associated with the absence of sync pulses and elements that control the change in the speed of information input,

на вход дешифратора 6 подаетс код, возбуждающий его первый выход. Этим сигналом, поступающим на вход S-триггера 8, он устанавливаетс в единичное состо ние. Далее работаA code is applied to the input of the decoder 6, which excites its first output. This signal arriving at the input of the S-flip-flop 8, it is set to one. Further work

устройства аналогична описанному.device is similar to that described.

выходoutput

-Ч-H

-п1-n1

1one

Ц)иг.2 /rJ7 /rj; /h /I От /4 77 5 } 0m 18 Фиг.З )Z) ig.2 / rJ7 / rj; / h / I From / 4 77 5} 0m 18 Fig.Z)

Claims

DEVICE FOR MONITORING READED INFORMATION, containing a clock pulse generator, a group of pulse shapers, a clock shaper, a control unit containing a reset button and a first OR element, a control unit containing two registers, a first comparison circuit, a first counter, a first decoder, five OR elements, two AND elements, a switch, a first trigger, a first element NOT, an indication unit, moreover, the information inputs of the device are connected to the corresponding inputs of the pulse shapers of the group, the sync input is It is connected to the input of the clock driver, the outputs of the pulse shapers of the group are connected to the information inputs of the first and second registers, the outputs of which are connected to the first and second groups of information inputs of the first comparison circuit, the first output of the clock generator is connected to the first input of the first element And, the second input of which connected to the output of the first trigger, the output of the first element And connected to the counting input of the first counter, the outputs of which are connected to the information inputs of the first decryption ator, the first, second and third outputs of which are connected to the first inputs of the second, third and fourth OR elements, the fourth, fifth and sixth outputs of the first decoder are connected to the second inputs of the second, third and fourth elements, respectively, the output of the second OR element with the input of the second register record , the outputs of the third and fourth elements OR are connected to the recording input of the first register and the resolution input of the first comparison circuit, respectively, the outputs of the second register to the corresponding information inputs of the com a mutator whose control input is connected to the output of the first comparison circuit and the first input of the fifth element OR, the output of the first comparison circuit is connected to the first input of the second element AND, the second input of which is connected to the sixth output of the first decoder, the output of the second element And connected to the second the input of the fifth OR element and the first information input of the display unit, the output of the fifth OR element is connected to the first input of the OR element, the second input of which is connected to the reset button, the output of the first OR element is connected to the left input of the first trigger and the reset input of the first counter, the information outputs of the switch are the information outputs of the device, the output of the clock driver is connected to the third input of the first

SU „„ 1180903>

of the AND element and the input of the first element NOT, characterized in that, in order to improve performance, it contains two decoders, five counters, the element NOT, a trigger, six OR elements, seven AND elements, a comparison circuit, and the control unit contains two triggers, start button, three OR elements, a group of AND elements, a register, the outputs of the pulse shapers connected to the information inputs of the second decoder, the first output of which is connected to the first inputs of the sixth, seventh, eighth and ninth elements, the nth output of the second decryption a radiator (where η is the number of information inputs of the device) is connected to the first input of the first OR element, the second input of which is connected to the output of the second trigger, the single input of which is connected to the second input of the tenth OR element and connected to the start button, the output of the first OR element is connected to zero the input of the second trigger and the first input of the eleventh element OR, the output of the second trigger with the second information input of the display unit and the first input of the third element AND, the second input of which is connected to the output of the first element NOT, the output of the third AND element is connected to the single input of the first trigger, the second input of the tenth OR element is connected to the reset button, the output of the tenth OR element is connected to the reset input of the third register and the zero input of the third trigger, the output of which is connected to the third input of the first OR element, the outputs of the second register connected to the first group of information inputs of the display unit and to the first inputs of the corresponding elements AND of the first group, the second inputs of the elements AND of the first group are connected to the output of the eleventh element OR and a single input of the third trigger, the output of the first OR element is connected to the second inputs of the sixth and seventh OR elements and the first input of the twelfth OR element, the counting input of the second counter is connected to the output of the clock generator, the second input of the twelfth OR element and with the counting input of the third counter, the output of the twelfth element OR connected to the counting input of the fourth counter, the overflow output of which is connected to the input of the second element NOT, the first input of the thirteenth OR element and the third input of the sixth electric OR, the output of the second element is NOT connected to the first input of the fourth element AND, the output of which is connected to the reset input of the fourth counter and the first inputs of the fifth, sixth and seventh elements AND, the outputs of which are connected to the counting inputs of the fourth, fifth and sixth counters, respectively, reset inputs which are connected to the output of the eighth OR element, the third input of which is connected to the output of the eighth AND element, the outputs of the fourth, fifth and sixth counters are connected to the first, second and third groups of inputs of the second circuit the input, the first, second and third inputs of the third decoder are connected to the second inputs of the fifth, sixth and seventh elements And, accordingly, the fourth output of the third decoder is connected to the first inputs of the eighth and ninth elements And and the resolution input of the second comparison circuit, the output of which is unequal to the second the input of the ninth AND element, the output of which is connected to the second input of the thirteenth OR element, the fourth input of the sixth OR element and the third information input of the display unit, the output is equal to the second comparison circuit connected to the second input of the eighth element And, the zeroing inputs of the second and third counters are connected to the outputs of the seventh and eighth elements OR, respectively, the second output of the clock pulse generator is connected to the second input of the third element And, the third input of which is connected to the output of the fourth trigger, the single input of which is connected with the output of the tenth OR element, the zero input of the fourth trigger is connected to the output of the sixth OR element, the fourth input of which is connected to the output of the ninth AND element, the fourth information m the input of the display unit, the second input of the thirteenth OR element, the output of which is connected to the first inputs of the AND elements of the second group, the second inputs of which are connected to the corresponding outputs of the second decoder, the first, second and third inputs of the eleventh OR element are connected to the outputs of the second element AND, of the thirteenth element OR and the output of the ninth element AND, accordingly, the outputs of the third register are connected to the second group of information inputs of the display unit, the outputs of the second and third counters are connected to the information and the inputs of the second and third knobs respectively.