Изобретение относитс к автомати измерительной и вычислительной технике , предназначено дл умножени частоты электрических сигналов в широком диапазоне частот и при значительных изменени х коэффициентов умножени и может найти применение в частности, в фазометрах, частотомерах и фазорегул торах. Целью изобретени вл етс повышение точности и расширение диапазона частот. На чертеже изображена блок-схема умножител частоты. Устройство содержит формировател 1 импульсов, блок 2 управлени , фазовый детектор 3, генератор 4 такто вых импульсов, первый и второй ключи 5 и 6, первый и второй счетчики 7 и 8, первый и второй регистры 9 и 10, третий счетчик 11, делитель 1 частоты, фильтр 13 нижних частот, управл емый генератор 14 импульсов и коммутатор 15. Блок 2 управлени содержит первый и второй элементы И 16 и 17, первый и второй формиров тели 18 и 19 импульсов сброса и с первого по третий триггеры 20-22. Выход генератора 4 подключен к сигналь )1ым входам ключей 5 и 6, выходы которых соединены со счетчиками входами счетчиков 7 и 8 соответстве но. Коммутатор 15 подключен выходом к установочному входу счетчика 11, соединенного выходом с выходной шиной умножител частоты, входом упра лени установкой кода счетчика 11 и с входом делител 12 частоты. Делитель 12 подключен выходом к перво му входу фазового детектора 3, соединенного вторым входом с выходо формировани 1 импульсов, а выходом с входом фильтра 13 нижних частот. Выход фильтра 13 через управл емый генератор 14 соединен со счетным входом счетчика 11, Вход формировател 1 подключен к шине ввода умножаемой частоты. Выходы формирователей 18 и 19 подключены к входам обнулени счетчиков 7 и 8 соответст венно. Вход формировател 18 соединен с выходом элемента И 16, входом разрешени записи регистра 9 и с вх . дом обнулени триггера 20 (RS-типа) Триггер 20 подключен входом установ ки в единицу к выходу элемента И 17 входу разрешени записи регистра 10 и к входу формировател 19, а выходом - к управл ющему входу коммутатора 15. Коммутатор 15 соединен информационным входом с выходами регистров 9 и 10, информационные входы которых подключены к выходам счетчиков 7и 8 соответственно. Элемент И 16 соединен первым входом с выходом триггера 21 (D - типа) и с первым входом элемента И 17, а вторым входом - с управл ющим входом ключа 6 и с инверсным выходом и информационным входом триггера 22 (D - типа). Триггер 22 соединен пр мым выходом со вторым входом элемента И 17 и с управл ющим входом ключа 5, а синхронизирующим входом - с выходом формировател 1 и информационным входом триггера 21, подключенного синхронизирующим входом к выходу счетчика 11, Умножитель частоты работает следующим образом. Формирователь 1 преобразует входной сигнал к нормированному значению логических уровней и длительности перепада. Предположим, что триггер 22 измен ет свое состо ние под воздействием, например, положительного перепада напр жени формировател 1. Пусть в исходном состо нии, до поступлени импульсов с формировател 1, триггер 22 находитс в состо нии логического нул , 8этом случае ключ 6 открыт, а ключ 5 закрыт, С приходом первого (и каждого последующего нечетного) положительного перепада триггер 22 устанавливаетс в состо ние логической единицы, открыва ключ 5 и закрыва ключ 6. При этом на выходе триггера 22 .формируетс импульс, длительность которого равна длительности первого входного сигнала. Этот интервал времени измер етс при помощи схемы измерени длительности нечетных периодов , состо щей из ключа 5, счетчика 7, формировател 18 импульсов. Квантующие импульсы генератора 4 с нормированньм периодом Тр через ключ 5 поступают на счетный вход счетчика 7. Соотношение частот t генератора 4 тактовых импульсов и fyp управл емого по частоте генератора 14 определ етс заданным коэффициентом умножени частоты K,. f у /f гти Частота генератора 4 тактовых импульсов €рт выбираетс исход из требовани обеспечени необходимой разрешающей способности при квантовании минимальной длительности периода входного сигнала, соответству ющей верхней границе диапазона раб чих частот умножител частоты. Вариаци дискретного значени коэффициента умножени частоты осуществл етс путем изменени номинал ного значени частоты управл емого генератора 14 в пределах допустимого быстродействи счетчика 11 схемы делени периода сигнала. В течение первого периода сигнала Тег Си каждого последующего несчетчик 7 фиксичетного Т рует некоторое количество импульсов Jc(ziM) Т сСгЬО гти . ,. где , 1 , 2, 3,... После окончани периода сигнала Tj.. триггер 22 устанавливаетс в сос то ние логического нул ,выходной ко счетчика 7 заноситс в регистр 9 и далее через коммутатор 15 поступает на предустановочный вход счетчика 1 Этот счетчик, работающий после пред установки в режиме вычитани ,осущес вл ет деление периода входного сигнала или (что то же самое) умножени его частоты. Через интервал времени.ь, следу ющий после окончани положительного полупериода первого сигнала Т (и каждого нечетного периода сигнала (7.itO счетчик 7 обнул етс выходным импульсом формировател 18 и к началу третьего (и любого нечетного периода) входного сигнала всегда будет находитьс в исходном нулевом состо нии. Формирователь 18 запускаетс отрицательным перепадом выходного сигнала элемента И 16 и генерирует импульс установки в ну счетчика 7 через врем c/j , определ емое параметрами цепей формиров тел 18. На счетный (вычитающий) вход сче чика 11 поступают импульсы от управ л емого генератора 14. После прохождени N, импульсов генератора 14 счетчик 11 устанавливаетс в нулевое состо ние и форми рует импульс, с помощью которого код N) вновь заноситс в счетчик 11 через его предустановочные входы. Этот процесс циклически повтор етс в течение длительности всего второго периода входного сигнала умножител частоты Т . Таким образом, в течение второго периода входного сигнала на выходе счетчика 11 сформи ровано Кц„ импульсов по результатам измерени длительности первого периода . Одновременно в течение второго (и каждого четного) периода измер етс его длительность при помощи схемы измерени длительности четных периодов, состо щей из ключа 6, счетчика 8 и формировател 19. Эта схема аналогична схеме измерени длительности нечетных периодов входного сигнала. По окончании второго TC (и каждого четного Т периодов в счетчике 8 фиксируетс код В этот же момент времени, соответствующий началу третьего периода , положительным перепадом напр жени (от уровн логического О к уровню логической 1) с выхода формировател 1 триггер 22 возвращаетс в состо ние логической единицы , подготавлива к срабатыванию Элемент И 17. Тот же запускающий перепад формировател 1 (уровень логической 1) подаетс на информационный D-вход триггера 22. Этот уровень логической единицы заноситс в триггер 21 после, окончани выходного импульса счетчика 11, подаваемого на счетный вход того же, т.е. его положительным перепадом. Выходной сигнал триггера 21 открывает элемент И 17, выходным перепадом напр жений которого код. счетчика 8 заноситс в регистр 10. В исходное нулевое состо ние триггер 21 возвращаетс в другом полупериоде входного сигнала (т.е. после по влени уровн логического О на выходе формировател 1) положительным перепадом первого после смены логических уровней формировател 1 выходного импульса счетчика 11. Выходным отрицательным перепадом триггера 21 запускаетс формирователь 19, устанавливающий счетчик 8 в нуль.The invention relates to automatic measuring and computing equipment, is intended to multiply the frequency of electrical signals in a wide range of frequencies and with significant changes in multiplication factors and can be used in particular in phase meters, frequency meters and phase shifters. The aim of the invention is to improve the accuracy and the expansion of the frequency range. The drawing shows a block diagram of the frequency multiplier. The device contains a pulse driver 1, a control unit 2, a phase detector 3, a clock pulse generator 4, first and second keys 5 and 6, first and second counters 7 and 8, first and second registers 9 and 10, third counter 11, divider 1 frequencies, a low-pass filter 13, a controlled pulse generator 14 and a switch 15. The control unit 2 comprises first and second elements 16 and 17, first and second reset pullers 18 and 19, and first to third triggers 20-22. The output of generator 4 is connected to the signal) first inputs of keys 5 and 6, the outputs of which are connected to counters with inputs of counters 7 and 8, respectively. Switch 15 is connected by an output to the installation input of a counter 11 connected by an output to an output bus of a frequency multiplier, a control input by setting the counter code 11 and an input of a frequency divider 12. The divider 12 is connected by an output to the first input of the phase detector 3, which is connected by a second input to the output of forming 1 pulses, and the output to the input of a low-pass filter 13. The output of the filter 13 through a controlled generator 14 is connected to the counting input of the counter 11, the input of the imaging unit 1 is connected to the frequency-input bus. The outputs of the formers 18 and 19 are connected to the zeroing inputs of counters 7 and 8, respectively. The input of the imaging unit 18 is connected to the output of the element AND 16, the input of the resolution of the write register 9 and with input. trigger zero reset house (RS-type) Trigger 20 is connected by a setup input to the output of the element AND 17 to the write enable register entry 10 and to the input of the driver 19, and the output to the control input of the switch 15. The switch 15 is connected to the information input with the outputs registers 9 and 10, informational inputs of which are connected to the outputs of counters 7 and 8, respectively. Element And 16 is connected to the first input with the trigger output 21 (D - type) and the first input of the element And 17, and the second input with the control input of the key 6 and with the inverse output and the information input of the trigger 22 (D - type). The trigger 22 is connected to the second output of the element 17 and the control input of the switch 5, and the synchronization input to the output of the driver 1 and the information input of the trigger 21 connected to the output of the counter 11, the frequency multiplier operates as follows. Shaper 1 converts the input signal to the normalized value of the logic levels and the duration of the differential. Suppose that the trigger 22 changes its state under the influence of, for example, a positive differential voltage of driver 1. Let the initial state, before the arrival of pulses from the driver 1, trigger 22 is in the state of logical zero, 8 this case, key 6, and key 5 is closed. With the arrival of the first (and each subsequent odd) positive differential, trigger 22 is set to the state of logical unit by opening key 5 and closing key 6. In this case, an output is generated at the output of trigger 22. on the duration of the first input signal. This time interval is measured using an odd-period duration measurement circuit consisting of a key 5, a counter 7, a pulse generator 18. The quantizing impulses of the generator 4 with the normalized period Tp through the switch 5 arrive at the counting input of the counter 7. The ratio of the frequencies t of the generator 4 clock pulses and fyp of the frequency controlled oscillator 14 is determined by the specified frequency multiplication factor K ,. f u / f gti The oscillator frequency of 4 clock pulses € pt is selected on the basis of the requirement to provide the necessary resolution for quantizing the minimum duration of the input signal period corresponding to the upper limit of the operating frequency range of the frequency multiplier. The variation of the discrete value of the frequency multiplication factor is carried out by varying the nominal frequency of the controlled oscillator 14 within the allowable speed of the counter 11 of the signal period dividing circuit. During the first period of the signal Tag C of each successive counter 7 of the fixed T, a number of impulses Jc (ziM) T c CrOr gti is generated. , where, 1, 2, 3, ... After the end of the signal period Tj .. trigger 22 is set to logical zero, the output to counter 7 is stored in register 9 and then through switch 15 goes to the preset input of counter 1 This counter, working after the preset in the subtraction mode, it is the division of the period of the input signal or (which is the same) multiplying its frequency. After the time interval following the end of the positive half period of the first signal T (and each odd signal period (7.itO counter 7 is zeroed by the output pulse of the driver 18 and the beginning of the third (and any odd period) input signal will always be in the original the zero state is triggered by a negative differential of the output signal of the AND 16 element and generates a pulse to install into the well of the counter 7 through the time c / j determined by the parameters of the shape circuits of the bodies 18. On the counting (subtracting) input Pulse 11 receives pulses from the controlled generator 14. After passing through N, the pulses of the generator 14, the counter 11 is set to the zero state and generates a pulse, by means of which the code N) is again entered into the counter 11 through its preset inputs. During the duration of the entire second period of the input signal of the frequency multiplier T. Thus, during the second period of the input signal at the output of the counter 11, Crc pulses are formed based on the measurement of the duration of the first period. At the same time, during the second (and every even) period, its duration is measured using an even-period length measurement circuit consisting of key 6, counter 8 and a former 19. This circuit is similar to the circuit of measuring the odd-period periods of the input signal. At the end of the second TC (and every even T periods, the code 8 is fixed in the counter 8) At the same time, corresponding to the beginning of the third period, a positive voltage drop (from the logic level O to the logic level 1) from the output of the former 1 trigger 22 logical unit, preparing to trigger the Element And 17. The same trigger differential of driver 1 (logical level 1) is fed to the informational D-input trigger 22. This level of logical unit is entered into the trigger 21 after the end of the pulse of the counter 11 supplied to the counting input of the same, i.e. its positive differential. The output signal of the flip-flop 21 opens an element 17, the output differential of the voltage of which the code 8 of the counter 8 is entered into the register 10. returns in the other half-period of the input signal (i.e. after the logic level O appears at the output of shaper 1) by the positive differential of the shaper 1 of the output pulse of counter 11 after changing the logical levels of the shaper 11. The output negative trigger drop 21 starts Shaper 19, setting counter 8 to zero.
Триггер 20 измен|1ет состо ние своих выходов в моменты переписи информации в регистры 9 и 10 и управл ет работой коммутатора 15. С по влением логического О на пр мом выходе триггера 20 к выходу коммутатора 15 подключаетс выход регистра 9, ас по влением логической единицы - выход регистра 10.The trigger 20 changes | 1et the state of its outputs at the time of the census of information in registers 9 and 10 and controls the operation of the switch 15. With the appearance of a logical O at the forward output of the trigger 20, the output of the switch 9 connects the output of the register 9 to the output of the logical unit - register output 10.
Таким образом, предлагаемый умножитель частоты позвол ет повысить точность и расширить диапазон умножаемых частот за счет уменьшени составл ющих погрешности, обусловленных переходными процессами приThus, the proposed frequency multiplier improves the accuracy and broadens the range of multiplied frequencies by reducing the error components due to transients during
предварительных установках кодов в схемах изменени длительности периода сигнала умножаемой частоты и делени периода. Это улучшение достигаетс за счет выноса переходных процессов за пределы рабочего цикла схем измерени и делени периода , дл чего обнуление счетчиков измерени периода выполн етс в середине нерабочего цикла, а смена информации на установочном входе счетчика делени периода осуществл етс только после начала цикла делени периода на интервале времени, когда переходной процесс не оказывает вли ни на работу устройства.presets of codes in the schemes for changing the duration of the period of the multiplied frequency signal and the period division. This improvement is achieved by moving the transients out of the working cycle of the measurement and period dividing schemes, for which the period measurement counters are reset in the middle of the idle cycle, and the information on the installation input of the period dividing counter is changed only after the start of the period dividing cycle in the interval time when the transition process does not affect the operation of the device.