Изобретение относитс к импульсн технике и может быть использовано в устройствах управлени и обработк информагдаи, а также в цифровых синтезаторах частот и генераторах сетк частот. Цель изобретени - повьшение надежности работы исключением ложных кратковременных импульсов на выходе устройства. На чертеже показана функциональн схема устройства. Устройство содержит первый D триггер 1, второй D-триггер 2, элемент И 3, первый вход которого соединен с шиной тактовых импульсов и через инвертор с тактовым входом первого D-триггера, информационный вход которого подключен к выходу второго D-триггера, тактовый вход которого соединен с шиной управл ющих импульсов, Установо|1ный йход второго D-триггера подключен к первому выходу первого D-триггера и второму входу элемента И 3, Тактовый вход третьего D-триггера А соединен с шиной тактовых импульсов, а его информационный вход - с первым входом первого элемента И-НЕ и выходом второго D-триггера 2, выход соединен с вторым входом первого элемента И-НЕ 5, выход которого подключен к установочному входу четвертого D-триггера 6, тактовый вход которого соединен с первым выходом первого D-триггера, второй выход которого подключен к первому входу второго элемента И-НЕ 7, второй вход которого соединен с шиной тактовых импульсов, третий вход с выходом четвертого D-триггера, а выход подключен к второму входу третьего элемента И-НЕ 8, выход которого соединен с вторым выходом устройства. Первый вход третьего элемента И-НЕ 8 соединен с выходом первого элемента И-НЕ, I Устройство работает следующим обр зом, С поступлением управл к цего сиг- нала на счетный вход D-триггера 2 он опрокидываетс , и на егоинверсном выходе по вл етс высокий логический уровень, что подготавливает к опрокидыванию D-триггеры 1 и 4, Если управл юпщй сигнал пступает в момент отсутстви тактового им пульса (низкий логический уровень тактового сигнала), то первым положительным перепадом тактового импульса опрокидываетс D-триггер 4, и на входах элемента И-НЕ 5 по вл ютс два высоких уровн , в результате чего на его выходе формируетс одиночный нулевой импульс, который проходит через элемент И-НЕ 8, где инвертируетс и поступает на вторую выходную шину в виде одиночного положительного импульса, совпадающего с первым импульсом тактовой последовательности, следующим за ynpaBnHwntHM сигналом. Одновременно, импульс с выхода элемента И-НЕ 5 опрокидывает D-триггер 6, при этом на его инверсном .выходе по вл етс низкий логический уровень, запреща прохождение следующего тактового импульса через элемент И-НЕ 7 и элемент И-НЕ 8 на вторую выходную шину. Первым положительным (инвертированным отрицательным) перепадом тактового импульса, следующим за управл кмцим сигналом, опрокидываетс D-триггер 1, запреща прохождение через элемент И 3 следующего тактового импульса на первую выходную шину и возвраща D-триггер 2 в исходное состо ние, после чего следующим положительным перепадом тактового импульса D-триггер 4 также возвращаетс в исходное состо ние. Следующим положительным (инвертированным отрицательным) перепадом тактового импульса D-триггер 1 возвращаетс в исходное состо ние, опрокидыва D-триггер 6, после чего на инверсном выходе последнего устанавливаетс высокий разрешающий потенциал, В случае, если управл юпщй сигнал поступает в момент присутстви высокого уровн на тактовой шине, то к моменту поступлени первого положительного фронта тактового импульса на D-входе триггера 4 оп ть присутствует низкий логический уровень , и опрокидывани триггера 4 не происходит. При этом на выходе элемента И-НЕ 5 импульс не формируетс , D-триггер 6 не опрокидываетс и его высокий уровень на инверсном выходе разрешает прохождение первого целого тактового импульса через элемент Й-НЕ 7 и элемент И-НЕ 8 на вторую выходную шину, В то же врем The invention relates to a pulse technique and can be used in control devices and information processing, as well as in digital frequency synthesizers and frequency grid generators. The purpose of the invention is to increase the reliability of operation with the exception of false short pulses at the output of the device. The drawing shows the functional diagram of the device. The device contains the first D flip-flop 1, the second D-flip-flop 2, element I 3, the first input of which is connected to the clock pulse bus and via an inverter with a clock input of the first D-flip-flop, whose information input is connected to the output of the second D-flip-flop, the clock input of which connected to the control pulse bus; Setting | 1 the input of the second D-flip-flop is connected to the first output of the first D-flip-flop and the second input of the And 3 element, the clock input of the third D-flip-flop A is connected to the clock pulse bus, and its information input is from the first entrance ne of the first IS element and the output of the second D-flip-flop 2, the output is connected to the second input of the first AND-NO element 5, the output of which is connected to the setup input of the fourth D-flip-flop 6, the clock input of which is connected to the first output of the first D-flip-flop, the second the output of which is connected to the first input of the second element AND-HE 7, the second input of which is connected to the bus of clock pulses, the third input with the output of the fourth D-flip-flop, and the output connected to the second input of the third element AND-HE 8, the output of which is connected to the second output devices. The first input of the third element IS-HE 8 is connected to the output of the first element IS-NOT, I The device operates as follows. With the arrival of a control signal to the counting input of the D-flip-flop 2, it is tilted, and a high a logic level that prepares D-triggers 1 and 4 for rollover. If the control signal starts at the moment when there is no clock (low logic level of the clock signal), the D-flip-flop 4 tilts at the inputs of the element AND-NOT 5, two high levels appear, resulting in a single zero pulse generated at its output, which passes through the AND-HE element 8, where it is inverted and fed to the second output bus as a single positive pulse, which coincides with the first clock pulse. sequences following the ynpaBnHwntHM signal. At the same time, the impulse from the output of the AND-NOT element overturns the D-flip-flop 6, while at its inverse output a low logic level appears, prohibiting the passage of the next clock pulse through the IS-NE 7 element and the NAND-8 element to the second output tire. The first positive (inverted negative) differential of the clock pulse, following the control signal, tilts the D-flip-flop 1, prohibits the passage of the next clock through the And 3 output element to the first output bus and returns the D-flip-flop 2 to the initial state, then the next positive the differential clock of the D-flip-flop 4 also returns to the initial state. The next positive (inverted negative) differential clock pulse D-flip-flop 1 returns to its original state by tilting D-flip-flop 6, after which the inverse output of the latter sets a high resolution potential. In case the control signal comes at the moment of high level presence clock bus, by the time the first positive edge of the clock pulse arrives at the D input of trigger 4, the logic level is again low, and the trigger 4 doesn’t occur. At the same time, the output of the NAND 5 element does not generate a pulse, the D-flip-flop 6 does not overturn, and its high level at the inverse output permits the passage of the first whole clock pulse through the H − NE 7 element and the N-NE element 8 to the second output bus, B same time
импульс с инверсного выхода триггера 2 запрещает прохождение тактового нмйульса через элемент И 3 на первую выходную шину.the impulse from the inverse output of the trigger 2 prohibits the passage of the clock pulse through the AND 3 element to the first output bus.
В предлагаемом устройстве задержка импульсов на выходах триггеров относительно тактовых импульсовIn the proposed device, the delay of the pulses at the outputs of the triggers relative to the clock pulses
не вызывает выбросов напр жени в выходном сигнале.does not cause voltage spikes in the output signal.
Это позвол ет при любом указанном временном соотношений управл к цих и тактовых импульсов получить необходимое количество импульсов с выделением первого одиночного импульса .This allows, for any specified time relationship between the control and clock pulses, to obtain the required number of pulses with the release of the first single pulse.